• 한국전통조경학회지
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• 제40권3호
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• pp.20-35
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• 2022

본 연구는 문헌연구와 옛지도 및 항공사진의 분석, 현장 관찰과 드론 사진 촬영과 고저측량 그리고 주민인터뷰를 통해 익산시 금마면 신용리 황각동에 소재한 '유상곡수(流觴曲水)' 암각서 유적의 입지성과 장소성을 추적하여 이곳에서의 유상곡수 수계(修禊) 등의 향유 가능성을 타진함으로써, 이곳의 장소성을 분명히 함으로써 국내 유상곡수로 정원 유적의 조명과 보존을 목적으로 시도되었다. 본 연구의 결론은 다음과 같다. 유상곡수 유적이 존재하는 황각동 일대는 여러 문헌에서 익산에서 가장 아름다운 가경(佳景)으로 손꼽혀왔다. 황각동의 유래는 의정부(議政府)의 별칭과 밀접하게 관련된 것으로 판단된다. 즉 좌찬성(左贊成)을 역임한 양곡(陽谷) 소세양(蘇世讓)과의 관련성에 주목하였는데 특히 그의 태생지와 인접하고 있을 뿐 아니라 별서인 태허정(太虛亭), 은거당인 퇴휴당(退休堂)과 묘소 그리고 사후 배향 서원 등이 인근에 다수 분포한 점을 그 근거로 제시하였다. 밭일 후 바위에 호미를 걸어 놓는 넓은 바위인 하서대(荷鋤臺)는 중국과 한국의 한시의 용례로 볼 때 한가로운 전원생활과 유유자적하게 살아가는 소박하고 은자적인 삶을 표현한 것으로 보인다. 본 유적의 핵심이 되는 '유상곡수' 바위글씨가 있는 수석바위 상부의 암혈(巖穴)은 수계를 지원하기 위한 차일공(遮日孔)으로 파악되며 인근의 일간정과 모정은 유상곡수를 지원하기 위한 공간 기능을 수행했을 것으로 보인다. 등잔바위 전면에 새겨진 '황각동(黃閣洞)'바위글씨는 황각동천(黃閣洞天)에 이르는 관문으로, 향촌에 존재하는 이상세계를 관념화한 표식으로 파악하였다. 본 연구를 통해서 '황각동'과 '하서대' 바위글씨는 대한제국 광무(光武) 5년인 1901년 3월 29일에 익산군수 오횡묵과 지인인 김인길(金寅吉)이 새긴 것으로 확인되었다. 또한 이봉구의 「황각동운(黃閣洞韻)」과 양곡의 후손인 소진덕의 「황각동시회(黃閣洞詩會)」란 시제로 볼 때 황각동에서 곡수연과 관련되었을 것으로 추정되는 시사 모임이 최소한 일제강점기 초기까지도 행해졌음을 유추할 수 있다. 한편 현재 곡수로의 최대폭은 11.3m, 횡단구배는 15.04%로 계상되었으며 곡수로로 추정되는 수로 구간의 연장거리는 약 27.6m, 종단구배는 3.51%로 측정되었으나 현재 양안이 석축으로 처리된 점을 감안한다면 곡수로의 폭원과 연장거리는 훨씬 길었을 것으로 추정된다. 황각동 유상곡수 유적과 관련된 봄(삼월삼짇날) 모춘(暮春) 이용, 음주와 시 짓기, 시제 「황각동시회」, 유상곡수 바위글씨 그리고 인근 유상정으로 추정되는 일간정이라는 정자의 존재 등으로 볼 때 최소한 조선 말기까지 유상곡수연이 펼쳐진 공간이었음이 확인된다. 아쉽게도 '유상곡수'바위글씨에 대한 암각 주체와 조선 말기 이전의 향유자 등에 대해서는 자료 부족으로 확인하지 못함은 연구 한계로 남는다. 이는 향후 이에 대한 꾸준한 자료 발굴 노력을 통해 구명해야 할 부분이다.

• 조경수
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• 통권111호
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• pp.10-16
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• 2009

순천만에 가면, 붉은 노을과 하얀 갈대 그리고 그 사이로 난 S자 물길이 황금빛으로 물들면 작은 물새들이 하늘 가득 날아오르고, 진객 흑두루미, 재두루미와 하얀 백조들이 날개짓하는 세계 5대 연안습지를 자랑하는 천혜의 고장 순천에서 바다와는 먼 산골에다 멋진 조경수 농장을 조성, 새로운 관광명소로 떠오른 유상석 사장의 상명수목원을 찾았다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.626-628
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• 2004

This paper describes an 8-bit CMOS folding A/D converter for set-top box. Modular low-power, high-speed CMOS A/D converter for embedded systems aims at design techniques for low-power, high-speed A/D converter processed by the standard CMOS technology. The time-interleaved A/D converter or flash A/D converter are not suitable for the low-power applications. The two-step or multi-step flash A/D converters need a high-speed SHA, which represents a tough task in high-speed analog circuit design. On the other hand, the folding A/D converter is suitable for the low-power, high-speed applications(Embedded system). The simulation results illustrate a conversion rate of 40MSamples/s and a Power dissipation of 80mW(only analog block) at 2.5V supply voltage.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.632-634
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• 2004

First for high-qualify images and reducing process-error and driving speed, the designed 8-bit data driving circuit consists of a constant transconductance bias circuit, D-F/Fs by shift registers using static transmission gates, 1st latch and 2nd latch by tristate inverters, level shifters, current steering segmented D/A converters by 4MSB thermometer decoder and 4LSB weighted type. Second, we designed gray amp for power saving. These data driving circuits are designed with $0.35-{\mu}m$ CMOS technologies at 3.3 V and 18 V power supplies and simulated with HSPICE.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2002년도 종합학술발표회 논문집 Vol.12 No.1
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• pp.394-397
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• 2002

A design study of phase detectors for the 2.5 Gb/s CDR circuit using a standard 0.18-${\mu}{\textrm}{m}$ CMOS process has been performed. The targeted CDR is based on the phase-locked loop and thus it consists of a phase detector, a charge pump, a LPF, and a VCO. For high frequency operation of 2.5 Gb/s, phase detector and charge pump, which accurately compare phase errors to reduce clock jitter, are critical for designing a reliable CDR circuit. As a phase detector, the Hogge phase detector is selected but two transistors are added to improve the performance of the D-F/F. The charge pump was also designed to be placed indirectly input and output.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.689-692
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• 1999

This paper describes a 10-bit 75-MHz CMOS current-mode DAC designed for 0.8${\mu}{\textrm}{m}$ double-poly double-metal CMOS technology. This D/A converter is implemented using a current cell matrix that can drive a resistive load without output buffer. In the DAC. a current source is proposed to reduce the linearity error caused by the threshold-voltage variations over a wafer and the glitch energy caused by the time lagging, The integral and differential linearity error are founded to be within $\pm$0.35 LSB and $\pm$0.31 LSB respectively. The maximum conversion rate is about 80 MS/s. The total power dissipation is 160 ㎽ at 75 MS/s conversion rate.

• 센서학회지
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• 제5권4호
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• pp.81-87
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• 1996

이 논문은 임의의 주파수 특성을 갖는 표면음파 필터의 최적화 설계 방법에 관한 연구이다. 임의의 주파수 특성을 갖는 표면음파 필터를 설계하기 위하여 비제한 비선형 최적화 방법과 FFT 알고리즘을 이용한 설계 프로그램을 개발하였다. 설계의 예로서 비대칭 진폭과 비선형 위상 주파수 특성을 갖는 표면음파 TV IF 필터를 설계하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.554-557
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• 2002

In this paper, PDP driving circuit is designed to show the pattern of still-image with ADS (Address Display Separation) driving method. The designed circuits consist of three stages which are the image processing program, digital logic parts, and power circuits. The Image processing program is designed serial-communication with RS-232C using BASIC language. Digital logic parts design ADS driving signals with Xilinx FPGA and are simulated by ModelSim 5.5f. Power circuits convert output of digital logic parts into high voltage which panel is drived.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.589-592
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• 2002

A CMOS power amplifier for IMT-2000 is designed with 0.25-${\mu}m$ CMOS technology. This amplifier circuits consist of two cascode stages. Used cascode structure has good reverse isolation. These amplifier circuits consist of two stages which are driver stage and power amplification stage. The designed power amplifier is simulated with ADS using 0.25-${\mu}m$ CMOS library at 3.3 V power supply. Simulation results indicate that the amplifier has a PAE of 39 % and power gain of 24 dBm at 1.95 GHz.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.609-612
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• 2002

In this paper, a 12-bit 100-MHz CMOS current steering digital-to-analog converter is designed. In the D/A converter, a driver circuit using a dynamic latch is implemented to obtain low glitch and thermometer decoder is used for low DNL errors, guaranteed monotonicity, reduced stitching noise. And a threshold voltage-compensated current source. The D/A converter is designed with 0.35-$\mu m$ CMOS technology at 3.3 V power supply and simulated with HSPICE. The maximum power dissipation of the designed DAC is 143 mW.