• 한국전자통신학회논문지
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• 제10권8호
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• pp.883-890
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• 2015

반도체 공정 기술의 발전으로 하나의 칩에 많은 코어가 포함되고 있으며, 전력이나 클럭 스큐 문제들을 해결하기 위한 방안으로 다른 주파수나 위상차를 가지고 있는 여러 개의 클럭을 사용하는 GALS 기법이 사용되고 있다. GALS에서는 송수신부 사이에서 동기화 문제를 해결하기 위하여 동기회로가 사용된다. 본 논문에서는 180nm CMOS 공정 파라미터를 사용하여 온도, 전원전압, 트랜지스터의 크기에 따라 동기회로 설계에 필요한 DFF의 준비시간(setup time)과 유지시간(hold time)를 측정하였다. HSPICE의 이분법을 이용한 모의실험 결과에서 준비시간과 유지시간의 크기는 전원 전압의 크기에 반비례하고, 온도에 비례하였다. 그리고 유지시간은 음의 값으로 측정되었다.

• 한국정보통신학회논문지
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• 제17권6호
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• pp.1312-1317
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• 2013

의사위성은 GPS의 보조적인 역할을 하는 위성으로 우주 상공의 GPS 위성과는 달리 지상의 고정된 장소에 설치되어 GPS 신호의 수신이 좋지 않은 지역이나 실내, 특정 지역에서 인공위성을 대체하는 항법 시스템이다. 의사위성을 이용해 측위 기능을 수행하기 위해서는 의사위성과 GPS 위성간의 시각동기가 요구된다. 일반적으로 $1{\mu}sec$의 시각동기 오차가 발생한 경우 300m의 의사거리 오차가 발생하며 미터단위의 측위를 위해서는 나노세크급의 시각동기가 요구된다. 이러한 동기 성능은 측위 성능에 매우 중요한 역할을 하게 된다. 본 논문에서는 일반적인 시각동기방안 및 동기 오차요소에 대해 언급하고 의사위성의 클럭을 GPS 위성 클럭에 동기 시키기 위한 의사위성 스테이션 구축 기법, 한국표준과학연구원의 시각정보원 활용 기법, PRN 코드 위상차 활용 기법의 3가지 방안 제시하였다. 또한 방안에 따른 동기 성능 분석을 위해 시뮬레이션 플랫폼을 제안하였다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 전자공학회논문지
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• 제54권5호
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• pp.24-32
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• 2017

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.

• 한국음향학회지
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• 제16권6호
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• pp.54-60
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• 1997

본 논문에서는 SC 적분기와 SC Lossy 적분기로 구성된 SC필터에서 위상에러를 제거하기 위한 LDI 클럭방법 및 SC Lossy 적분기의 댐핑항에서 허수부분을 제거할 수 있는 방법을 제시하여 LDI 5차 elliptic 저역통과 SC 필터를 설계하였다. SC 필터 CMOS OP=AMP를 전원전압 ${\pm}$5V, MOSIS 2-${\mu}$m double-poly double-metal n-well CMOS 공정파라미터로 설계하여 SC 시뮬레이터인 SCANAP 프로그램을 통해 시뮬레이션 한 결과 설계된 SC 필터특성이 개선되었다. 집적회로를 위하여 MOSIS 2--${\mu}$m double-poly double-metal n-well CMOS 설계규칙에 따라 레이아웃 하였다.