• The Proceedings of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.11 no.3
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• pp.106-113
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• 1997

In uninterruptible power supply(UPS), a high speed phase control is usually required to compensate transients in the output voltage at the instant of transfer from the ac line to the inverter when the ac line fails or backs to the ac line in case of the inverter fails. To overcome this problem, this paper pre¬sents the closed digital phase-locked loop(DPLL) techniques designed by full software with TMS320C31 digital signal processor and describes the functional operation of the proposed DPLL. Fi¬nally, the performance of the proposed DPLL is shown and discussed through simulation and experiment.

• Journal of Energy Engineering
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• v.11 no.3
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• pp.230-236
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• 2002

In real-time power system control, it is essential to measure the power system variables which are voltage, current, real and reactive power, power factor, system frequency and etc. These variables can be estimated or calculated by the synchronized phasor informations of voltage and current. Therefore, the synchronized phasor measurement of voltage and current is very important to real-time power system control. So, we develop SPMD (Synchronized Phasor Measurement Device) for synchronized phasor measurement of voltage and current. In this paper, we present the design and implementation of SPMD for real-time phasor measurement and the test results of developed SPMD on 380 V 3 phase distribution line in laboratory with resistor load and RTDS (Real Time Digital Simulator).

• Proceedings of the KIEE Conference
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• 2003.04a
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• pp.415-417
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• 2003

TOA(Time of Arrival) 및 TDOA(Time Difference of Arrival)경우 무선국의 시간동기화를 위해서 고도의 기술을 요구하고 있으며, 시간동기오차에 따른 위치검지의 정밀도가 낮아지는 문제가 있어 이를 극복하기 위하여 위상차를 이용한 새로운 열차검지기법의 제안에 따른 구현을 위하여 무선장치 설계에 대하여 기술하고자 한다. 본 시스템은 전파의 전달 속도($\lambda$)를 응용하여 기준 주파수인 1.5MHz를 송신 시스템과 수신 시스템의 기준 주파수와 비교하여 그 위상의 차이를 비교하여 지연된 시간을 구한 후 이를 거리로 환산하는 시스템으로서 무선장치와 S/W로 구분하여 구현 설계하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.12
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• pp.2498-2507
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• 1994

This paper proposes the Doppler frequency tracking system by the optimum synchronization technique which compensates the frequency shifts caused by satellite movement in a coherent digital satellite communication system. A Doppler frequency shift caused by satellite movements and the design theories of the optimum synchronization system are mathematically described. Based on this theory, a Doppler frequency tracking system is implemented via digital signal processing techniques utilizing a DSP chip, RAMs, PROMs, and a 80286 microprocessor. The performance of the designed system was evaluated through the experiments with the INTELSATVA satellite.

• Proceedings of the KIEE Conference
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• 1997.07c
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• pp.1048-1051
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• 1997

본 논문에서는 GPS 수신기를 이용하여 송전선 양단에 설치되어 있는 전류차동계전기들의 전류샘플링을 동기시키는 방법을 제안하고, 이를 이용한 전류샘플링 동기장치의 개발에 대해 설명 한다. 송전선 양단의 GPS 수신기들에서 만들어지는 서로 동기된 IPPS신호들을 이용해 샘플링 동기신호를 만들어 주고, 이를 이용해서 서로 동기된 전류샘플링이 적당한 계수값 지정과 함께 이루어지도록 A/D변환기와 메모리 그리고 프로그램형 논리 소자를 사용한다. 샘플링 동기신호를 만들어주기 위해서 GPS수신기와 10MHz발진기를 이용한 디지털 위상잠금회로(DPLL, Digital Phase- Locked Loop)를 구성 한다. 본 논문에서 제안하는 전류샘플링 동기방식은 통신을 이용한 기존의 방식에 비해 계전기의 계산부담을 덜어주고 보다 정확한 샘플링 동기를 얻을 수 있게 한다.

• JOURNAL OF ELECTRICAL WORLD
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• s.397
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• pp.51-51
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• 2010

• The Journal of Korean Institute of Communications and Information Sciences
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• v.22 no.9
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• pp.2062-2073
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• 1997

The important articles we must consider in SDH network and system design are the number of maximum nodes and clock characteristics of each node. In order to get these, the study of characteristics about some clock states, such as normal state and phase transient state, on the standard specifications is required. In this paper, we presented MTIE and TDEV characteristics with ITU-T & ANSI standard specifications in some clock states of the SDH linear networks, and proposed the number of maximum nodes satisfying above two standards. Also our resulsts are compared with AT&T's.

• 한국신재생에너지학회:학술대회논문집
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• 2005.06a
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• pp.172-176
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• 2005

Phase Lacked Loop(PLL)은 분산전원을 계통연계시 동기설정을 위해 중요한 장비이다. 이러한 동기설정은 Point of Common Coupling(PCC)에서 계통 전압을 검출하여 크기와 위상을 동일하게 설정하여 전력변환장치에서 전력을 출력한다. 일반적으로 PCC에서 계통전압을 검출하였을 때 고조파, 상간불평형은 전력변환장치 출력 왜곡을 야기 시킨다. 본 논문에서는 이러한 출력왜곡을 감소시키기 위한 3상 PLL을 모델링하여, 그 제어 성능을 시뮬레이션을 통해 확인하였다.

• Proceedings of the KIEE Conference
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• 2001.07a
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• pp.302-304
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• 2001

본 논문에서는 다 채널 위상 측정 장치를 전용하드웨어로 구현하기 위한 설계 구조에 대하여 제시하였으며, 연산량이 많은 곱셈기를 시분할에 의해 공유하는 구조를 제시하였다. 또한 페이저 측정을 위한 Sliding-DFT 알고리즘을 순환 구현할 경우의 근사 구현 오차에 관한 정량적인 연구를 수행하였다. 이러한 오차 영향의 해석을 기반으로 하여 곱셈기 공유 구조를 적용한 위상 측정 장치를 설계하고, 설계한 하드웨어의 내부동작을 보여주는 시뮬레이션을 통해 설계의 정확성을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.38 no.12
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• pp.1-9
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• 2001

In the APON(ATM Passive Optical Network), the transmission of the upstream traffic is based on a TDMA(Time Division Multiple Access) method that an OLT(Optical Line Termination) permits ONUs(Optical Network Units) sending cells by allocating time slots. Because the upstream is not a streaming mode, the cell synchronizer has to be operated in the burst mode. Also, the cell phase monitor is required to prevent collisions between cells which are transmitted by multiple ONUs through a single optical fiber. In this paper, a TDMA burst cell synchroniser is implemented with the FPGA(Field Programmable Gate Array) being used in the APON based on G.983.1 for transmitting upstream cells. It has two main functions which are the upstream data recovery and the phase monitoring. The former is to recover the upstream data and clock in the OLT by seeking the preamble which is the overhead of the upstream time slot and by aligning the phase of the bit and cell with the system clock. The latter is to provide the information to the ONU to compensate for the equalization delay by monitoring continuously the phase difference between adjacent cells to avoid the cell collision on the upstream.