• 대한전자공학회논문지SD
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• 제43권10호
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• pp.28-33
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• 2006

본 논문은 시리얼 링크를 위한 레퍼런스 클록이 없고 4x 오버샘플링 방식의 위상 및 주파수 검출기 구조를 갖는 하프 레이트 클록 및 데이터 복원 회로를 제안하였다. 위상 검출기는 4개의 업/다운 신호를 생성함으로써 위상 에러를 검출하고, 주파수 검출기는 위상 검출기 출력에 의해 만들어진 업/다운 신호를 이용하여 주파수 에러를 검출한다. 그리고 위상 검출기와 주파수 검출기의 여섯 개 신호는 전하 펌프로 흘러 들어가는 전류의 양을 조절한다. 네 개의 차동 버퍼로 구성된 VCO는 4x 오배샘플링을 위한 8개의 클록을 생성한다. 0.18um CMOS 공정을 사용하였고, 실험 결과 제안된 회로는 3.125Gbps의 속도로 클록과 데이터를 복원해 낼 수 있었다. 제안된 구조의 PD와 FD를 사용하여 24%의 넓은 트래킹 주파수 범위를 가진다. 측정된 클록의 지터(p-p)는 약 14ps였다. CDR은 1.8v의 단일 전원 공급기를 사용하였고, 전력소모는 약 140mW이다.

• 전기전자학회논문지
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• 제17권4호
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• pp.544-549
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• 2013

본 논문은 CDR회로의 지터 감소를 위해 변형된 이진 위상검출기(뱅뱅위상 검출기- BBPD) 회로를 제안하였다. 제안된 PD는 하나의 에지를 사용함으로써 전압리플을 줄여, 제안한 PD를 적용하여 설계한 CDR회로는 감소된 지터 특성을 보였다. CMOS 0.13um 공정을 사용하여 설계하였고 제안한 위상검출기를 포함하는 클럭데이터 복원회로는 모의실험결과 16.9mW 전력소비에 peak-peak 지터는 10.96ps, rms 지터는 0.89ps을 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.476-477
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• 2008

초전도 소자만을 이용한 한류기는 여러 가지 해결해야할 비용적, 기술적 문제를 안고 있다. 이런 문제들에 대한 해결과 동시에 초전도 한류기의 실용화를 위해 하이브리드 방식의 한류기가 고안되었으며 이는 초전도 소자만을 이용한 한류기가 갖고 있는 많은 문제점들을 해결할 수 있다고 판단되는 한류 방식이다. 본 논문은 기존의 하이브리드 방식의 한류기를 바탕으로 하여 Phase Locked Loop(PLL, 위상동기회로)를 이용한 하이브리드 방식의 초전도 한류기를 제시하였다. 일정한 선로 임피던스를 갖는 계통에서 사고가 발생할 경우 고장전류와 정상 상태의 전류 사이에 위상차가 발생하게 되는데, 이 위상차를 PLL의 위상 검출 능력을 통해 검출함으로써 한류기로서 동작할 수 있도록 하였다. 제시된 하이브리드 한류기의 성능은 PSCAD/EMTDC를 이용한 시뮬레이션을 통해 일기무한모선 시스템에 대한 적용을 통해 평가하였다.

• 한국정보통신학회논문지
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• 제16권12호
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• pp.2716-2724
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• 2012

본 논문에서는 기존의 fractional-N 위상고정루프의 가장 큰 문제점인 fractional 스퍼를 억제하기 위해 위상차-전압 변환기(Phase Difference-to-Voltage Converter : PDVC)를 도입하였다. PDVC는 위상주파수 검출기 출력 신호의 위상차에 따라 전하펌프의 전류량을 조절한다. 제안한 구조는 위상 주파수 검출기(phase frequency detector) 신호들의 위상차가 커지면 전하펌프(charge pump) 전류를 감소시켜 fractional 스퍼를 줄일 수 있는 구조이다. 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 전기전자학회논문지
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• 제16권4호
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• pp.322-327
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• 2012

본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 $0.096mm^2$을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.

• 한국통신학회논문지
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• 제27권10C호
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• pp.987-992
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• 2002

본 논문에서는 ㎓대역의 고속 클럭 신호를 필요로 하는 데이터 통신 시스템 분야에 응용될 수 있는 새로운 구조의 클럭 및 데이터 복원회로를 구현하였다. 구현된 회로는 고속 데이터 전송시 주로 사용되는 NRZ형태의 데이터 복원에 적합한 구조로서 위상동기 회로에 발생하는 high frequency jitter를 방지하기 위한 새로운 위상 검출 구조를 갖추고 있다. 또 가변적인 지연시간을 갖는 delay cell을 이용한 위상검출기를 이용하여 위상 검출기가 갖는 dead zone 문제를 해결하고, 항상 최적의 동작을 수행하여 빠른 동기 시간을 갖는다. 수십 Gbps급 대용량을 수신할 수 있도록 다채널 확장에 용이한 구조를 사용하였으며, 1.25Gbps급 데이터를 복원하기 위한 클럭 생성을 목표로 하여 CMOS 0.25$\mu\textrm{m}$ 공정을 사용하여 구현한 후 그 동작을 측정을 통해 검증하였다.

• 전자공학회논문지
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• 제50권10호
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• pp.76-81
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• 2013

130nm CMOS 공정 라이브러리를 이용하여 125MHz로 동작하는 새로운 위상 주파수 검출기 기반 DPLL을 설계하였다. 이 DPLL은 중간 주파수대 응용을 위해 지터와 록 시간을 줄이려고 전형적인 DPLL에 반전 에지 검출기를 포함하고 있다. XOR 기반 반전 에지 검출기들은 출력을 보다 빨리 변화시키기 위하여 기준 신호보다 빠른 전이를 얻는데 사용된다. HSPICE 시뮬 레이터는 모의실험을 위해 Cadence환경에서 사용되었다. 제안된 위상 주파수 검출기를 가진 DPLL의 성능은 종래의 위상 주 파수 검출기를 가진 것의 성능과 비교하였다. 종래의 PLL은 약 0.1245 ns의 최대 지터를 가지고 록 하는데 최소 $2.144{\mu}s$가 걸린 반면에, 제안한 검출기를 가진 PLL은 약 0.1142 ns의 최대 지터를 가지고 록 하는데 $0.304{\mu}s$가 걸린다.

• 대한전자공학회논문지SD
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• 제38권8호
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• pp.20-26
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• 2001

본 논문에서는 위상획득과정과 동기과정에서의 trade-off를 향상시킨 듀얼 위상 주파수 검출기를 이용하여 차지펌프 PLL을 설계하였다. 제안된 듀얼 위상 주파수 검출기는 상승에지에서 동작하는 POSITIVE 위상 주파수 검출기와 하강에지에서 동작하는 NEGATIVE 위상 주파수 검출기로 구성되어있다. 또한 PLL에 사용된 차지펌프는 전류뺄셈회로를 이용하여 전류 부정합을 감소시켰으며, reference spurs와 전압제어발진기의 변동을 감소시킬수 있도록 구현하였다. 제안된 PLL의 동작특성은 0.25${\mu}m$ CMOS 공종 파라미터를 이용하여 SPICE 시뮬레이션을 통해 검증되었다.

• 전자공학회논문지D
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• 제36D권4호
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• pp.8-17
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• 1999

본 논문에서는 디지틀 무선 전송장치의 공간 다이버시티 기술에 필수적인 IF 대역의 최대진폭 전력 결합기에 관한 이론적인 분석과 성능개선을 위한 방법을 다룬다. 결합기의 성능저하를 유발하는 위상검출기의 전압오차를 줄이는 방안으로 간단하고 특성이 우수한 위상 검출부의 검출전압에 대한 정규화를 제안하였다. 따라서 간단한 회로구성으로 노치(notch) 깊이 30dB 의 심각한 주파수 선택적 페이딩에 대해서도 결합기의 안정된 동작 및 성능개선을 확보할 수 있었다. 제안된 방법을 검증하기 위해 수치해석 및 64-QAM 변조방식의 디지틀 무선 전송장치와 연동한 signature 시험 결과를 제시 및 분석한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 C
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• pp.1820-1822
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• 2001

광파이버 패브리페로 간섭계에서 동작영역을 넓히기 위해 공진기의 길이를 1mm보다 짧은 초소형 간섭계를 구성하고자 하였을 경우, 광출력의 위상변화에 대한 감도가 낮아 전달함수로부터 변화된 위상을 복원하는 과정이 까다로워진다. 이러한 신호복원 과정에는 대부분 신호잡음비를 높여주는 신호처리 수단을 포함하게 되므로 간섭계가 겪은 위상변화를 보다 높은 신뢰성으로 검출하고자 할 때 어떠한 신호처리 방법이 적절한가하는 선택의 문제가 발생된다. 이는 각각의 신호처리방법이 장단점을 가지므로 응용목적에 따른 trade-off가 필요하기 때문이다. 본 연구에서는 참조 간섭계와 센서 간섭계 간의 correlation으로부터 위상을 검출하여 시스템의 잡음을 common mode 잡음으로 처리할 수 있었으며, 디지털 신호처리기법을 응용하여 짧은 공진기로 구성된 센서 간섭계의 위상변화분을 보다 안정적으로 검출하게 되었다.