• 한국전자파학회논문지
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• 제14권7호
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• pp.685-691
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• 2003

본 논문에서는 SFH/M-NCFSK(slow frequency hopping/M-ary non-coherent frequency shift keying) 시스템을 대상으로 FH주파수 합성기에 위상 잡음이 통신 성능에 미치는 영향에 대해 주파수 편차라는 개념으로 새로이 연구하였다. Square-law 검출기를 이용한 비동기 FSK 복조 방식을 사용하고, FH 주파수 합성기의 위상잡음을 고려한 SFH 시스템에 대해 해석적 방법으로 심볼 오류 확률을 추하였다. 주파수 한성기의 위상 잡음 전력 스펙트럼 분포와 대응하는 표준주파수편차 (equation omitted)와 SFH/M-NCFSK 시스템의 호핑 주파수 간격에 따른 통신 성능을 분석하였다. 표준 주파수 편차가 약 4.0 Hz일 경우, SFH/2-NCFSK 시스템에서 호핑 주파수 간격이 1/T$_{h}$=30 일 때, Ps=$10^{-3}$을 만족하는 SNR은 약 13.4 dB이다. 이것은 위상 잡음이 없을 때보다 약 2.4 dB의 전력 손실이 발생한다. SFH/4-NCFSK와 SFH/8-NCFSK 시스템에서는 각각 약 2.8 dB와 2.6 dB치 전력손실을 가진다. 호핑 주파수 간격이 1/T$_{h}$=30 이하이면, error floor가 생겨서 SER 성능이 악화된다. 시뮬레이션에 치한 분석 결과를 제시하였고, 해석적 방법에 의한 분석 결과와 일치함을 확인하였다.하였다.

• 한국통신학회논문지
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• 제19권5호
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• pp.787-795
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• 1994

본 논문에서는 랜덤한 NRZ 신호에 동기된 클럭을 추출하는 비트 동기 알고리즘을 제안하고 회로 설계 및 성능을 분석하였다. 설계된 동기 회로는 데이터 천이 검출기, Mod 64 계수기, 위상비교 및 제어기, 64분주기로 구성되었으며, 데이터 처리 속도가 16Kbps로서 마스터 클럭은 4.096MHz, 그리고 위상 보정은 매 비트마다 데이터 신호 주기의 1/64만큼 이루어진다. 입력신호에 대한 위상 지터의 최대 허용치는 23.8%이고, 복원된 클럭의 편차가 1.6%임을 실험을 통해 측정하였다. 동기 회로는 완전 디지틀 회로로서 하나의 반도체 칩으로 실현이 용이할 뿐 아니라 저속의 디지틀 이동통신에 효과적이다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.61-67
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• 2009

본 논문에서는 0.25-$\mu$m 디지털 CMOS공정으로 제작된 UHF대역 RFID를 위한 무선통신용 쿼드러처(Quadrature) 출력이 가능한 Integer-N방식의 PLL 주파수 합성기를 설계 및 제작하여 측정하였다. Integer-N 방식의 주파수 합성기의 주요 블록인 쿼드러처 전압제어 발진기(Voltage Controeld Oscillator, VCO)와 위상 주파수 검출기(Phase Frequency Detector, PFD), 차지 펌프(Charge Pump, CP)를 설계하고 제작하였다. 전압제어발진기는 우수한 위상노이즈 특성과 저전력 특성을 얻기 위해 LC 공진기를 사용하였으며 전압제어 가변 캐패시터는 P-channel MOSFET의 소스와 드레인 다이오드를 이용하여 설계되었으며 쿼드러처 출력을 위해 두 개의 전압제어발진기를 서로 90도 위상차를 가지도록 설계하였다. 주파수 분주기는 프리스케일러(Pre-scaler)와 아날로그 디바이스사의 칩 ADF4111을 사용하였으며 루프 필터는 3차 RC필터로 설계하여 측정하였다. 측정결과 주파수 합성기의 RF 출력 전력은 50옴 부하에서 -13dBm이고, 위상 잡음은 100KHz offset 주파수에서 -91.33dBc/Hz 이었으며, 동작 주파수영역은 최소 930MHz에서 최대 970MHz이고 고착시간은 약 600$\mu$s이다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.506-507
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• 2013

본 논문은 단상 전원 시스템에서 입력전원의 위상각 추정에 2차 일반화 적분기(Second-Order Generalized Integrator - SOGI)를 기반으로 하는 적응 필터구조를 적용한다. SOGI 출력은 전원 위상각과 관련되고, 올바른 출력을 위해서는 중심 주파수 ${\omega}^{\prime}$이 전원 주파수를 빠르게 추정할 수 있도록 FLL(Frequency Locked Loop)제어가 필요하다. SOGI-FLL의 기존의 방법과는 다르게 비선형 특성이 강한 주파수 동기화 동특성 모델에 퍼지제어를 적용함으로써 복잡한 선형화 과정이 필요하지 않으며, 실시간 이득 조절로 빠르게 전원 주파수 추정을 할 수 있는데 이는 최종적으로 빠른 전원 위상각 추정을 의미한다. 제안된 방법에 대해서 시뮬레이션을 통하여 그 타당성을 검증한다.

• 한국전자파학회논문지
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• 제27권7호
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• pp.635-645
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• 2016

본 논문에서는 주파수 잠금회로(FLL: Frequency Locked Loop)를 이용하여 발진기의 위상잡음을 개선할 수 있음을 보였다. 1차적으로 헤어-핀 공진기를 이용하여 전압제어발진기(VCO)를 제작하였다. 제작된 VCO는 발진주파수 5 GHz에서 위상잡음을 측정한 결과, 1 kHz offset 주파수에서 -53.1 dBc/Hz를 보였다. 위상잡음을 개선하기 위하여, VCO에 5 GHz 공진기로 구성된 주파수 검출기(frequency detector), 루프 필터, 전위변환기(level shifter)를 이용 궤환회로를 구성, 주파수 잠금회로를 구성하였다. 제작된 주파수 잠금회로는 5 GHz의 주파수에서 발진하고, 1 kHz offset 주파수에서 -120.6 dBc/Hz의 위상잡음을 보였다. 따라서 주파수 잠금회로를 이용, VCO의 위상잡음을 획기적으로 약 67.5 dB 개선할 수 있음을 보였다. 또한, 얻어진 주파수 잠금회로를 이용한 발진기의 위상잡음 성능은 수정발진기의 위상잡음과 비견할만한 것이다.

• 전력전자학회논문지
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• 제5권3호
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• pp.254-260
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• 2000

일반적으로 3상 PWM AC/DC 컨버터는 정상상태에서의 효과적인 오차제거 및 빠른 과도응답 특성을 얻기 위해 동기좌표계상으로 모델링하여 제어한다. 그러나 이와 같은 제어기는 입력전압이 평형일 경우를 전제조건으로 하므로, 입력전압이 불평형일 경우 입력전류와 직류링크 전압에 2차 고조파 성분이 나타나게 된다. 본 논문에서는 불평형 입력전압 하에서 컨버터 시스템의 입력전류와 직류링크 전압에 발생하는 2차 고조파 성분을 최소화하기 위한 새로운 제어기법을 제안하였다. 입력측 역기전력 성분으로 간주할 수 있는 동기좌표계상의 전압을 입력전압의 상태에 따라 변동하였으며, 전류지령치를 무효전력과 2차 고조파 유효전력을 선택적으로 제거하도록 선정하였다. 입력전압의 분석은 동기좌표계상에서 수행되어지며, 각 상의 위상과 진폭의 검출이 불필요하다. 제안한 제어기법은 매우 간단하며 불평형 입력전압 상태에서 입출력 시스템의 고조파 왜란을 효과적으로 제어할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 D
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• pp.2299-2301
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• 2001

광 디스크의 용량을 증가시기키 위해선, 레이저 다이오드의 단파장화와 렌즈의 개구수 증가가 수년 동안 시도되어왔다. 불행히도 이러한 노력들은 디스크 틸트(tilt)로 인해 야기되는 코마(coma) 수차로 인한 부작용을 유발하였다. 이런 문제를 해결하기 위해, 램(random access memory, RAM) 디스크의 경우 몇 가지 검출과 보상 방법이 제안되었다. 그러나, 롬(read only memory, ROM) 디스크의 경우 아직까지 뚜렷한 해결책이 제시되지 않고 있다. 본 논문에서는 8분할 광 검출기에 의해 생성되는 차동 위상 검출(differential phase detection, DPD) 신호를 이용한 고밀도 롬 디스크에서 래디얼(radial) 틸트를 검출하는 방법을 제안한다. 3축 렌즈 구동형 액츄에이터(actuator)를 이용하여 개발한 래디얼 틸트 서보로 검출된 래디얼 틸트를 보상한다. 액츄에이터의 회전이 트래킹(tracking) 서보(servo)에 미치는 영향을 소개한다. 끝으로 제안된 방법의 유용성을 고밀도 롬 드라이브에 대한 실험을 통해 검증한다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

• 전력전자학회논문지
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• 제14권2호
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• pp.96-104
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• 2009

본 논문에서는 단상 전원의 위상 및 주파수 검출을 위해 전차원 상태관측기를 이용한 가상 2상 방식의 단상 위상고정루프(PLL: Phase Locked Loop) 제어기를 제안한다. 기존의 방식은 전원단에 주입된 저차 고조파를 완벽하게 제거하지 못하여 전체 PLL 시스템에 영향을 주게 된다. 제안된 알고리즘은 전차원 상태관측기를 사용하여 기본파와 고조파를 분리하고 고조파 성분을 효과적으로 제거 및 검출하여 기본파 성분만을 발생한다. 그리고 가상 발생신호 및 기존 입력신호를 함께 제어함으로써 기존방식보다 정상상태 오차를 감소시킬 수 있다. 모의실험결과 및 실제실험결과를 통하여 설계한 제어기에 의해 발생된 주파수가 실제값에 수렴하였으며 정상상태 추정 특성이 향상됨을 검증하였다. 또한 고조파 성분이 효과적으로 제거되고 기본파 성분만을 출력하는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권5호
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• pp.50-57
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• 2007

0.13${\mu}m$ CMOS 공정을 이용하여 백플레인 응용 분야를 위한 5Gbps 고속 적응형 피드포워드 이퀄라이저를 설계하였다. 설계된 이퀄라이저는 클럭 복원 회로의 위상 검출기 출력을 이용하여 인접 심벌간의 간섭 정도를 판단하고 이퀄라이저의 보상 이득을 조절하는 피드백 회로를 갖는다. 이를 통해 여러 길이의 백플레인 채널 환경에 적합한 보상 이득을 제공하는 적응 동작을 한다.