• Proceedings of the KIEE Conference
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• 2003.07a
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• pp.564-566
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• 2003

전력 계통에서 안정한 전력을 공급하는 것은 매우 중요하다. 전력 계통의 오류는 전압 및 주파수를 감시함으로써 검출 가능하다. 본 논문에서는 디지털 위상 고정 루프를 이용한 전력 계통의 주파수 측정 장치를 제안하고 이를 구현한 결과를 제시하고자 한다. 제안한 주파수 측정 장치는 위상 고정 루프의 기본요소로 구성된다. 위상분별기는 배타적 논리연산을 통해 위상오차를 검출하고 위상의 앞섬 및 뒤짐의 검출이 가능하도록 설계하였으며, 전력 계통의 주파수 동특성을 고려해서 3차의 루프 필터를 설계하였다. DCO는 출력 주파수의 분해능을 고려하여 입력 신호를 정확하게 추정할 수 있도록 설계하였다. 제안한 주파수 측정 장치의 성능을 검증하기 위하여 모의실험을 통해 주파수 변동량의 측정 범위 및 정확도를 검토하였으며, FPGA와 CPU를 포함하는 하드웨어를 구현하였다. FPGA에는 Verilog HDL로 디지털 위상 고정 루프의 위상분별기와 DCO를 구현하였으며 루프필터는 소프트웨어로 구현하였다. 제안한 디지털 위상 고정 루프의 성능 검증을 위해 정밀한 함수 발생기의 출력을 인가한 후 출력 주파수를 측정한 결과 및 전력 계통에 대한 실험 결과를 제시하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.11 no.5
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• pp.715-722
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• 2000

In this paper, the PLDRO is designed and implemented for X-band. It is comprised of tunable high Q resonator with a varactor diode for frequency tuning, loop filter and a 1/8 prescaler which up to 10GHz. Also, it is implemented a TCXO and a VCO signal into the phase detector and achieved a highly stable signal source. From the measurement, the designed PLDRO has the output power of 2.5dBm at 8GHz and phase noise of -64.33dBc at 10KHz offset from carrier. Its characteristic is 26 dBc. This PLDRO has much better temperature stability.

• Journal of IKEEE
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• v.10 no.1 s.18
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• pp.10-15
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• 2006

In this paper, a clock and data recovery (CDR) circuit for a serial link with a half rate 4x oversampling phase and frequency detector structure without a reference clock is described. The phase detector (PD) and frequency detector (FD)are designed by 4X oversampling method. The PD, which uses bang-bang method, finds the phase error by generating four up/down signal and the FD, which uses the rotational method, finds the frequency error by generating up/down signal made by the PD output. And the six signals of the PD and the FD control an amount of current that flows through the charge pump. The VCO composed of four differential buffer stages generates eight differential clocks. Proposed circuit is designed using the 0.18um CMOS technology and operating voltage is 1.8V. With a 4X oversampling PD and FD technique, tracking range of 24% at 3.125Gbps is achieved.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.28 no.7
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• pp.540-549
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• 2017

A phase frequency detector(PFD) composed of logic circuits is widely used in a phase locked loop(PLL) due to the easy implementation for integrated circuits. A frequency locked loop(FLL) removes the reference oscillator in the PLL, and the resonator serves as a reference oscillator. A frequency detector(FD) is indispensable for the FLL configuration, and a FD, which is usually composed of a mixer is used to build an FLL. In this paper, instead of FD using mixer, a FD is constructed by using 1.175 GHz resonator composed of microstrip and PFD taking the versatility of PFD into consideration. Using the designed FD, FLL oscillating at a frequency of 1.175 GHz is composed. As a result of comparison with the FLL composed of FD using mixer, it was confirmed that the proposed FLL has better phase noise performance than FLL using mixer FD with FLL bandwidth.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.11B
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• pp.1858-1863
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• 2000

본 논문에서는 SPD(Sampling Phase Detector)를 이용한 위상고정 방법의 무선 CATV용 위상 고정 유전체 공진 발진기(PLDRO)를 설계·제작하였다. 이 발진기는 하이브리드 형태인 12.875 GHz의 VCDRO(Voltage Controlled Dielectric Resonator Oscillator)와 완충 증폭기, 방향성 결합기, 주파수 체배기, 샘플링 위상 검출기, 루프 필터, 기준 주파수 발진기, VHF 증폭기로 구성되어 있다. 위상 고정 유전체 공진 발진기의 발진출력은 25.75 GHz에서 1.17 dBm, 기본주파수 억압 -27.83 dBc로 안정된 위상고정 상태를 나타내었다. 이때의 위상잡음은 -101.7 dBc/Hz @ 100KHz로 측정되었다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.9
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• pp.1-12
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• 1998

We have implemented receiver for a 3 Dimensional Phased-Array Radar detecting the azimuth angle, the altitude, the range of a target on real time. This system consists of high frequency module, which protects receiver and controls sensitivity, intermediate frequency module, monopulse detector, IQ phase detector, AGC controller. A two-channel receiver with same function is implemented for increasing accuracy of target altitude data by amplitude comparison monopulse method. The TSS sensitivity of the receiver is -98dBm. The bandwidth of the receiver is 500 MHz. We can control the system gain manually by 100 dB when be AGC off. The gain and phase unbalance of two channels is 5 dB and 30 degree, respectively. The image rejection rate of the IQ detector is 30 dB. We used duroid substrate and package- type device.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.9
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• pp.1692-1701
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• 1994

Macromodeling technology is useful to simulate and analyze the performance of new elements and complicated circuits or systems without any changes in today's general simulator, PSPICE. In this paper, Phase Locked Loop(PLL) is designed using macromodeling technique. The PLL macromodel has two basic sub-macromodels of the phase detector and the voltage controlled oscillator(VCO). The PLL macromodel has two open terminals for inserting RC low pass filter. The PLL macromodel is simulated using simulation parameters of LM565CN manufactured in the National company. At a free-running frequency, 2500Hz, upper lock range and lower capture range was 437Hz, 563Hz, respectively. Also, experimental results and simulation results of LM565CN PLL show good agreement.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.18 no.10
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• pp.1163-1171
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• 2007

In this paper, the design techniques required to design heterodyned OPLL such as frequency-phase deference detector, loop filter and phase noise of semiconductor laser are presented. Through the experiments with the calculated parameters, we confirmed that the frequency-phase difference detector simply develops an error component that is proportional to the frequency-phase difference between heterodyned optical signals. The achieved frequency-phase locking range of the input laser diode frequency is around ${\pm}150MHz$. This paper describes the details of the designed as well as experimental results.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.1105-1108
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• 1998

본 논문은 VSB 전송방식의 HDTV 수신기에 입력되는 신호의 위상잡음 및 이득오차를 없애주는 위상 추적 루프를 설계하였다. 위상 추적 루프는 VSB 신호가 가지는 신호점과 입력된 I 채널의 표본화된 데이터를 이용하여 신호점들의 Q 채널 성분을 추정한 다음 복소곱셈기를 이용하여 입력신호와 곱합으로써 위상의 에러값을 보상하는 구조로 되어 잇다. 위상오차를 검출하는 알고리즘으로 시그늄 함수를 이용함으로써 하드웨어의 부담을 줄이면서 넓은 선형영역을 가질 수 있게 되어 우수한 추적 성능을 가지는 위상 추적 루프를 구현하였고 소프트웨어 심류레이션을 통하여 제시한 알고리즘의 효율성을 입증한 후 ASIC으로 구현하였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.451-452
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• 2014

본 논문에서는 단상 계통연계형 컨버터의 전원 위상각을 추종함에 있어 필수적인 전압 센서의 옵셋 오차에 대한 영향을 분석하고 이를 검출 및 보상하기 위한 알고리즘을 제안하였다. 전원전압 측정에 따른 옵셋 오차는 전원 주파수의 1배 맥동을 야기하여 전원 위상각이 왜곡된다. 왜곡된 전원 위상각에 의한 좌표변환시 동기 좌표계 dq축 전류에 전원 주파수 1배의 맥동을 야기하며 이는 계통측 상전류에 직류성분과 전원 주파수 2배의 고조파 성분을 발생시키게 된다. 따라서, 본 논문에서는 전원측정시 야기되는 옵셋 오차의 영향을 분석하고 이의 검출신호로 전원 위상각 제어기의 적분출력을 선정하였다. 또한 RMS(Root Mean Square) 기법을 이용하여 옵셋 성분을 검출 및 보상하는 알고리즘을 제안하였다. 제안된 알고리즘의 성능은 시뮬레이션과 실험을 통하여 검증하였다.