• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2022년도 춘계학술대회
• /
• pp.560-561
• /
• 2022

본 논문은 Nanosheet FET(NSFET)와 FinFET의 소자 성능을 3차원 소자 시뮬레이션을 통하여 다양한 구조의 NSFET와 FinFET의 소자 시뮬레이션을 한다. NSFET와 FinFET의 전류-전압 특성을 시뮬레이션하였고, 그 전류-전압 특성으로부터 추출한 문턱전압, 문턱전압이하 기울기 등의 성능을 비교하였다. NSFET이 FinFET보다 전류-전압 특성에서 드레인 전류가 더 많이 흐르며 더 높은 문턱전압을 갖는다. 문턱전압이하 기울기는 NSFET와이 FinFET보다 더 가파른 기울기를 갖는다.

• 대한전자공학회논문지
• /
• 제5권2호
• /
• pp.8-14
• /
• 1968

트란지스타 단일안정 멀티바이부래타(monostable multi-vibrator)와 시리콘턴넬 다이오드 (T.D)로써 구성된 전류파 파고변별기를 설계하여 그 특성을 조사하였다. 피측정 전류액의 범위는 50㎂-5.23mA이며, 이 범위에 있어서 측정된 최대비직선도는 ±0.75% 이었다. 이 변별기의 전류액 분해능은 T.D를 통하여 흐르는 편의전류에 따라서 약간 달라지며 역방향 편의전류가 3 mA 일때, 만일 5%의 과잉파고를 주용한다면 그 분해시간은 2μS이다. 다음에 이 변별기의 임계치 안정도는 주로 T.D의 턴넬전류의 최대치 1 의 안정도에 의하여 좌우되며 환경온도의 변화범위가 0℃∼50℃일때는 최대비직선도 즉 ±0.75T 보다 더큰 임계치변화는 관측되지 않았다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
• /
• pp.266-267
• /
• 2011

질화갈륨(GaN)은 높은 전자이동도 및 높은 항복전계를 가지며 낮은 온저항으로 인하여 에너지효율이 우수하기 때문에 고출력 전력소자 분야에서 많은 관심을 받고 있다. GaN을 이용한 고출력 전력소자의 경우 상용화 수준에 근접할 만한 기술적 진보가 있었으나, 페르미 레벨 고정(Fermi-level pinning) 현상, 소자의 누설전류 등 아직 해결되어야 할 문제를 갖고 있다. 본 연구에서는 실리콘 기판 위에 성장된 GaN 에피탁시를 활용한 고출력 전력소자의 누설전류를 억제시키기 위해 오믹 접합 중 Au의 상호확산을 억제하는 중간층 금속(Mo or Ni)을 변화시켰으며 오믹 열처리 온도에 따른 특성을 비교 연구하였다. $Cl_2$와 $BCl_3$를 이용하여 0.6 ${\mu}m$ 깊이의 메사 구조가 활성영역을 형성하였고, Si 도핑된 n-GaN 위에 Ti/Al/Mo/Au (20/100/25/200 nm) 와 Ti/Al/Ni/Au (20/100/25/200 nm) 오믹 접합을 각각 설계, 제작하였다. 오믹 열처리시의 GaN 표면오염을 방지하기 위해 $SiO_2$ 희생층을 증착하였다. 오믹 접합 형성을 위해 각 750$^{\circ}C$, 800$^{\circ}C$, 850$^{\circ}C$에서 30초간 열처리를 진행 하였으며, 이후 6 : 1 BOE 용액으로 $SiO_2$ 희생층을 제거하였다. 750, 800, 850$^{\circ}C$에서 Ti/Al/Mo/Au 구조의 오믹 접합 저항은 각 2.56, 2.34, 2.22 ${\Omega}$-mm 이었으며, Ti/Al/Ni/Au 구조의 오믹 접합 저항은 각 43.72, 2.64, 1.86 ${\Omega}$-mm이었다. Isolation 누설전류를 측정하기 위해서 두 개의 오믹 접합 사이에 메사 구조가 있는 테스트 구조를 제안하였다. Isolation 누설전류는 Ti/Al/Mo/Au 구조에서 두 오믹 접합 사이의 거리가 25 ${\mu}m$이고 100 V일 때 750, 800, 850 $^{\circ}C$의 열처리 온도에서 각 1.25 nA/${\mu}m$, 2.48 nA/${\mu}m$, 8.76 nA/${\mu}m$이었으며, Ti/Al/Ni/Au 구조에서는 각 1.58 nA/${\mu}m$, 2.13 nA/${\mu}m$, 96.36 nA/${\mu}m$이었다. 열처리 온도가 증가하며 오믹 접합 저항은 감소하였으나 isolation 누설전류는 증가하였다. 750$^{\circ}C$ 열처리에서 오믹 접합 저항은Ti/Al/Mo/Au 구조가 Ti/Al/Ni/Au 구조보다 약 17배 우수하였고, 850$^{\circ}C$ 고온의 열처리 경우 Ti/Al/Mo/Au 구조의 isolation 누설전류는 8.76 nA/${\mu}m$로 Ti/Al/Ni/Au의 누설전류 96.36 nA/${\mu}m$보다 약 11배 우수하였다. Ti/Al/Mo/Au가 Ti/Al/Ni/Au 보다 오믹 접합 저항과 isolation 누설전류 측면에서 전력용 GaN 소자에 적합함을 확인하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
• /
• pp.352-352
• /
• 2012

MOSFET의 크기는 작아지고 다양한 소자열화 현상으로 신뢰성 문제가 나타나고 있다. 특히 CMOS 인버터에서 PMOS가 'HIGH'일 때 음의 게이트 전압이 인가되고 소자 구동으로 인해 온도가 높아지면 드레인 전류의 절대값은 줄어들고 문턱 전압 절대값과 GIDL전류가 증가하는 NBTI현상이 발생한다. 본 연구에서는 NBTI현상에 따른 열화 특성을 분석하였다. 측정은 드레인과 소스는 접지시킨 상태에서 온도 $100^{\circ}C$에서 게이트에 -3.4V과 -4V의 게이트 스트레스를 인가한 후 게이트 전압에 따른 드레인 전류를 스트레스 시간에 따라 측정하였다. 측정에 사용된 소자의 산화막 두께는 25A, 채널 길이는 $0.17{\mu}m$, 폭은 $3{\mu}m$이다. 게이트에 음의 전압이 가해지면 게이트 산화막에 양전하의 interface trap이 생기게 된다. 이로 인해 채널 형성을 방해하고 문턱 전압은 높아지고 드레인 전류의 절대값은 낮아지게 된다. 또한 게이트와 드레인 사이의 에너지 밴드는 게이트 전압으로 인해 휘어지게 되면서 터널링이 더 쉽게 일어나 GIDL전류가 증가한다. NBTI스트레스 시간이 증가함에 따라 게이트 산화막에 생긴 양전하로 인해 문턱 전압은 1,000초 스트레스 후 스트레스 전압이 각각 -3.4V, -4V일 때 스트레스 전에 비해 각각 -0.12V, -0.14V정도 높아지고 드레인 전류의 절대값은 5%와 24% 감소한다. GIDL전류 역시 스트레스 후 게이트 전압이 0.5V일 때, 스트레스 전에 비해 각각 $0.021{\mu}A$, $67{\mu}A$씩 증가하였다. 결과적으로, NBTI스트레스가 인가됨에 따라 게이트 전압 0.5V에서 0V사이의 드레인 전류가 증가함으로 GIDL전류가 증가하고 문턱전압이 높아져 드레인 전류가 -1.5V에서 드레인 전류의 절대값이 줄어드는 것을 확인할 수 있다.

• 한국재료학회지
• /
• 제8권10호
• /
• pp.945-949
• /
• 1998

Ta(OC2H5)5와 NH3를 이용하여 Cycle-CVD법으로 산화탄탈륨 막을 증착하였다. Cycle-CVD법에서는 Ta(OC2H5)5와 NH3사이에 불활성 기체를 주입한다. 하나의 cycle은 Ta(OC2H5)5주입, Ar주입, NH3 주입, Ar 주입의 네 단계로 이루어진다. Cycle-CVD법으로 산화탄탈륨 막을 증착할 때, 온도 $250-280^{\circ}C$에서 박막의 증착 기구는 원자층 증착(Atomic Layer Deposition:ALD)이었다. $265^{\circ}C$에서 Ta(OC2H5)5:Ar:NH3:Ar:NH3:Ar의 한 cycle에서 각 단계의 주입 시간을 1-60초:5초:5초:5초로 Ta(OC2H5)5 주입 시간을 변화시키면서 산화탄탈륨 막을 Cycle-CVD법으로 증착하였다. Ta(OC2H5)5주입시간이 증가하여도 cycle 당 두께가 $1.5\AA$/cycle로 일정하였다. $265^{\circ}C$에서 증착된 박막의 누설 전류는 2MV/cm에서 2x10-2A/$\textrm{cm}^2$이었고 열처리후의 산화탄탈륨 막의 누설 전류값은 $10-4A\textrm{cm}^2$ 이하고 감소하였다. 증착한 산화탄탈륨 막의 성분을 Auger 전자 분광법으로 분석하였다. 2$65^{\circ}C$에서 증착한 막의 성분은 탄탈륨 33at%, 산소 50at%, 탄소 5at%, 질소 12at% 이었으며 90$0^{\circ}C$, O2300torr에서 10분 동안 열처리한 박막은 탄탈륨 33at%, 산소 60wt%, 탄소 4at%, 질소 3at%이었다. 박막의 열처리 온도가 높을수록 불순물인 탄소와 질소의 박막 내 잔류량이 감소하였다. 열처리 후의 박막은 O/Ta 화학정량비가 증가하였으며 Ta의 4f7/5와 4f 5/2의 결합 강도가 열처리 전 박막보다 증가하였다. 열처리 후 누설 전류가 감소하는 것은 불순물 감소와 화학정량비 개선 및 Ta-O 결합 강도의증가에 의한 것으로 생각된다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
• /
• pp.104-104
• /
• 2000

MOS소자의 크기가 작아짐에 따라 gate 유전막의 두께 또한 얇아져야 한다. 두께가 얇아짐에 따라 gate 유전막으로써 기존의 SiO2는 direct tunneling으로 인해 높은 누설전류를 수반한다. 그래서 높은 유전상술르 가지는 물질들에 대한 연구의 필요성이 대두되고 있다. 그중 CVD-Ta2O5는 차세대 MOSFET소자기술에 있어서 높은 유전상수($\varepsilon$r+25)와 우수한 step coverage 때문에 각광을 받고 있는 물질중에 하나이다. 본 연구에서는 Ta2O5를 gate를 유전막으로 사용하고 RTN처리와 wet oxidation을 접목시켜 이들의 전기적인 특성을 향상시킬 수 있었다. p-형 wafer 위에 D2와 O2를 사용하여 SiO2(100 )를, NH3를 이용하여 Nitridation(10 )을 전처리로써 각각 실시하였고 그 위에 MOCVD방법으로 Ta2O5를 80 성장시켰다. 첫 번째 시편은 45$0^{\circ}C$ 10min동안 wet oxidation을 시켰고, 두 번째 시편은 $700^{\circ}C$ 60sec동안 NH3 분위기에서 RTN 처리를 하였다. 세 번째 시편은 동일조건으로 RTN 처리후 wet oxidation을 하였다. 그 후 각각의 시편을 capacitor를 제작하고 그 전기적 특성을 관찰하였다. Wet oxidation만을 시킨 시편은 as-deposited Ta2O5 시편에 비해서 -1.5V에서 누설전류는 약 2~3 order정도 감소되었고 accumulation 영역에서의 capacitance 값은 oxide층의 성장(5 )을 무시하면 거의 변화하지 않았다. RTN처리만 된 시편의 경우는 -1.5V에서 누설전류는 2~3order 정도 증가되었지만, accumulation 영역에서 capacitance 값은 거의 2qwork 증가하였다. 이 두가지 공정을 접목시킨 즉 RTN 처리후 wet oxidation 처리된 시편의 경우는 as-deposited Ta2O5 시편에 비해서 -1.5V에서 누설전류는 1 order 정도 감소하였고, accumulation 지역에서의 capacitance 값은 약 2배 증가하였다. 즉 as deposited Ta2O5 시편의 accumulation 지역의 capacitance 값은 12.8 fF/um2으로써 그 유효두께는 27.0 이었지만, RTN 처리후에 wet oxidation 시킨 시편의 accumulation 지역의 capacitance값은 21.2fF/um2으로써 그 유효두께는 16.3 이 되었다. 결론적으로 as deposited Ta2O5 시편에 RTN 처리후 wet oxidation을 실시한 결과 capacitance 값이 약 2배정도 증가하였고 누설전류는 약 1 order 정도 감소됨을 확인하였다.

• 전력전자학회논문지
• /
• 제15권3호
• /
• pp.235-243
• /
• 2010

본 논문에서는 총고조파 왜율(THD, Total Harmonic Distortion)과 리플 감쇄율(RAF, Ripple Attenuation Factor)을 이용한 계통연계 인버터용 LCL 필터 설계 방법을 제안한다. 인버터 측 인덕터 전류의 총고조파 왜율($THD_i$)과 필터 커패시터와 계통 측 인덕터 사이의 전류 리플 감쇄율(RAF), 그리고 계통에 주입되는 전류의 총고조파 왜율($THD_g$)의 관계를 분석하여 관계식을 도출하고, 이 관계식을 바탕으로 계통 주입 전류의 $THD_g$ 목표치를 만족하는 $THD_i$와 RAF를 선정하여 계통 측 인덕터($L_g$)와 인버터 측 인덕터($L_i$)의 인덕턴스 값을 계산한다. 한편 커패시터의 커패시턴스 값은 커패시터에 유입되는 무효전력을 고려하여 선정한다. 제안한 방법으로 LCL를 설계하여 시뮬레이션과 실험을 통해 계통에 주입되는 전류의 $THD_g$가 목표치를 만족하는 것을 보임으로써 설계 방법의 타당성을 입증한다.

• 한국정보통신학회논문지
• /
• 제11권3호
• /
• pp.570-576
• /
• 2007

본 연구에서는 field-dependent polarization 모델과 square-law FET 모델을 이용하여 Metal- ferroelectic-semiconductor FET (MFSFET) 소자의 특성을 연구하였다. 게이트 전압에 따른 드레인 전류특성에서 강유전체 박막의 항전압이 0.5 와 1 V 일 때, 각각 1와 2 V의 메모리 창 (memory window) 을 나타내었다. 드레인 전류-드레인 전압곡선에서 두 부분의 문턱전압에 의해 나타난 포화 드레인 전류차이는 게이트 전압이 0, 0.1, 0.2, 0.3 V 일 때, 각각 1.5, 2.7, 4.0, 5.7 mA로 명확한 차이를 나타내었다. PLZT(10/30/70), PLT(10), PZT(30/70) 박막의 이력곡선 시뮬레이션과 리텐션 특성의 fitting 결과를 바탕으로 시간경과 후의 드레인 전류를 분석한 결과, PLZT(10/30/70) 박막이 10년 후에도 약 18%의 포화 전류가 감소하는 가장 우수한 신뢰성을 나타내었다.

• 한국정보통신학회논문지
• /
• 제11권9호
• /
• pp.1717-1723
• /
• 2007

본 연구에서는 PLZT(10/30/70), PLT(10), PZT(30/70) 강유전체 박막을 이용한 quasi-MFISFET (Metal-Ferroelectric-Insulator-Semiconductor FET) 소자를 제작하여 드레인 전류 특성을 조사하였다. 이로부터, quasi-MHSFET 소자의 드레인 전류 크기가 강유전체 박막의 분극 크기에 따라 직접적인 영향을 받으며 결정된다는 사실을 알 수 있었다. 또, ${\pm}5V$ 와 ${\pm}10V$의 게이트 전압변화를 주었을 때 메모리 윈도우는 각각 0.5V 와 1.3V 이었고, 강유전체 박막에 인가되는 전압에 의해 만들어지는 항전압의 변동에 따라 메모리 윈도우가 변화된다는 사실을 확인할 수 있었다. MFISFET 소자의 retention 특성을 알아보기 위 해 PLZT(10/30/70) 박막의 전기장과 시간지연에 따른 누설전류 특성을 측정하여 전류밀도 상수 $J_{ETO}$, 전기장 의존 요소 K, 시간 의존 요소 m을 구하고, 이들 파라미터를 이용하여 시간에 따른 전하밀도의 변화를 정량적으로 분석하였다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2009년도 하계학술대회 논문집
• /
• pp.251-252
• /
• 2009

전류에 의한 자속변화를 검출하는 로고스키코일은 자성체를 코어로 이용하는 종전의 변류기 (Current Transformer) 와는 달리 공심이거나 비자성재료를 사용하기 때문에 자기적으로 포화되지 않으므로 일반적으로 디지털 적산 전력량계의 전류센서로 활용되고 있다. 본 연구는 저온소성 다층 세라믹 기판상에 로고스키코일을 적용한 전자식 전력량계의 정밀 전류측정용 센서 개발에 관한 것이며. 3차원 전자기장 해석 프로그램인 MWS를 하여 기판의 소재와 코일의 패턴의 크기 등을 달리하여 그 특성을 알아보고 실제 구현된 센서의 측정된 값과 비교해 보았다.