• Proceedings of the Korean Information Science Society Conference
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• 2005.07b
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• pp.49-51
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• 2005

시간의 흐름에 따라 그 위치가 빈번히 변화하는 이동 객체의 특성으로 인해 실시간으로 증가하는 이동객체의 연산 정보를 효과적으로 관리할 수 있는 효율적인 연산 기법이 요구된다. 따라서 본 논문에서는 이동 객체의 시공간 연산을 위해 기존에 제안되었던 HR 트리의 성능을 개선시킬 수 있는 확장된 HR-트리(Extended HR-Tree : EHR-Tree)를 제안한다. 기존의 HR 트리는 삽입, 삭제, 갱신과 같은 연산이 빈번한 경우에 단말 노드 및 비단말 노드를 새로 생성해야 함으로 인하여 성능이 떨어지고, 공간의 낭비가 있게 된다. 이 문제를 해결하기 위해 본 논문에서 제안하는 EHR-트리는 연산이 발생할 때마다 새로운 HR-트리를 생성하는 것이 아니라 시간 구간을 두어서 새로 발생한 연산이 같은 시간 구간에 있을 경우 그 단위시간에 생성된 HR-트리에 그대로 삽입, 삭제, 갱신과 같은 연산을 수행하게 된다. 따라서 기존 HR-트리에서 단말 노드 및 비단말 노드를 새로 생성해야함으로 발생되던 많은 저장 공간 요구를 감소시킴으로, 즉 전체 연산 크기를 작게 하여 디스크 I/O수를 감소시킴으로써, 시공간 질의의 처리 속도를 향상시켜 효율적인 질의가 가능하도록 한다.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.13 no.6
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• pp.568-574
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• 2020

In this paper, we propose a method to reduce the square root computation having high computation complexity in Canny edge detection algorithm using image processing. The proposed method is to reduce the number of operation calculating gradient magnitude using pixel's continuity using make a specific pattern instead of square root computation in gradient magnitude calculating operation. Using various test images and changing number of hole pixels, we can check for calculate match rate about 97% for one hole, and 94%, 90%, 88% when the number of hole is increased and measure decreasing computation time about 0.2ms for one hole, and 0.398ms, 0.6ms, 0.8ms when the number of hole is increased. Through this method, we expect to implement low power embedded vision system through high accuracy and a reduced operation number using two-hole pixels.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.668-671
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• 2012

본 논문에서는 차세대 비디오 압축 표준인 HEVC(High Efficiency Video Coding) 복호기의 연산량과 하드웨어 면적을 감소시키기 위하여 화면내 예측 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 공통 수식에 대한 연산을 공유하는 공유 연산기를 사용하여 연산량 및 연산기 개수를 감소시키고, $4{\times}4$ PU와 $64{\times}64$ PU의 필터링 수행 여부에 대한 연산을 수행하지 않고 나머지 PU에 대해서는 LUT를 이용하여 연산을 수행하기 때문에 연산량 및 연산 시간을 감소시킨다. 또한 하나의 공통 연산기만을 사용하여 예측 픽셀을 생성하기 때문에 하드웨어 면적이 감소한다. 제안하는 구조를 TSMC 0.18um 공정을 이용하여 합성한 결과 최대 동작 주파수는 100MHz이고, 게이트 수는 140,697이다. $4{\times}4$ PU를 기준으로 제안하는 구조의 처리 사이클 수는 11 사이클로 기존 구조 대비 54% 감소하였고, 16개 참조 픽셀의 필터링 처리를 기준으로 제안하는 구조의 덧셈 연산기 개수는 37개로 표준 draft 6에 비해 22.9% 감소하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2008.11a
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• pp.203-206
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• 2008

본 논문에서는 JPEG2000의 연산 시간을 줄일 수 있는 방법을 제안하였다. JPEG2000의 EBCOT(Embedded Block Coding with Optimized Truncation)는 전체 연산시간의 70%이상을 차지하여 실제 구현 시 많은 문제점으로 지적되고 있다. 본 논문에서는 EBCOT의 연산 시간을 줄이기 위해 웨이블릿 변환 영역에서 구성되는 부대역간의 트리구조(Tree structure) 이용하여 하위 부대역의 스캔 횟수를 줄이는 알고리즘을 제안하였다. 제안한 알고리즘을 적용하였을 경우 표준에 비해 스캔 횟수가 35% 이상 감소함을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.30-32
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• 1999

본 논문에서는 자원제약을 목적함수로 하여 파이프라인 실행이 가능하게 하는 데이터패스 합성을 위해 개발되어진 스케쥴링 알고리즘들의 실행시간과 실행결과를 도표를 기준으로 정렬한다. 평가의 대상이 되는 알고리즘들은 스케쥴을 위해 제안되는 함수의 계산시점, 함수의 역할과 적용방법에 의해 구분되어지는 논문 [1],[2],[3]에 대하여 수행되어지며, 충돌을 발생시키는 파티션 내에 위치하는 모빌리티를 가지는 각각의 연산에 대해 다음 파티션으로의 지연시 충돌수 변이와 각 연산의 모빌리티를 요소로 계산되는 우선 순위 함수를 정의하여 스케쥴 순열을 정렬하는 결정하는 논문[1]과 자원 할당 가능성 판단함수를 제안하고 이를 기준으로 배정가능 범위를 축소해 나가며 연산을 스케쥴하는 논문[2]와, 논문[2]의 자원할당 가능성 판단시 부과되는 시간감소를 위해 현재의 스케쥴 상황 값들을 정량화 하여 연산이 선택되도록하여 결과적 실행 시간을 감소시키는 논문[3]에 대하여 벤치마크 성능평가와 알고리즘 실행시간 결과 비교를 수행하고 향후 연구 진행 방향을 제시한다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.10b
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• pp.383-387
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• 2007

본 논문은 NAND 플래시 메모리를 기반으로 한 임베디드 시스템에서 예기치 않은 오류에 대해 데이터 일관성 지원하는 파일 시스템을 제안 한다. 플래시 메모리는 하드디스크에 비해 작고, 내구성, 저 전력, 읽기속도 등 많은 부분에서 장점을 지니고 있어 임베디드 기기에 유리하다. 하지만 제자리 덮어쓰기가 되지 않고 추가적인 연산을 통해 지움 연산을 해야 하는 단점이 있다. 본 논문에서는 이미지 로그를 사용하여 시스템의 비정상적인 종료를 판단하고 플래시 메모리의 외부 갱신 쓰기 특징을 이용하여 파일 연산 전후 메타데이터의 타입을 다르게 하여 추가적인 로그 쓰기 연산 없이 파일 연산 중 오류를 판단하고 이전의 데이터로 복구론 할 수 있는 파일 시스템을 제안 한다. 또한 빠른 마운트를 지원 하는 파일 시스템에 복구 기법을 추가하고 마운트 시간을 실험 하였다. 실험 결과 정상적인 종료 시 YAFFS에 비해 $76%{\sim}85%$ 마운트 시간을 감소 시켰고 비정상 적인 종료로 인해 오류 복구를 해야 할 때 마운트 시간은 YAFFS에 비해 $40%{\sim}60%$감소 시켰다. 그리고 파일에 대한 연산 시간도 YAFFS 와 차이가 없었다.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.43 no.5 s.311
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• pp.44-59
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• 2006

This paper describes the efficient implementation of DNA sequence generate system with genetic algorithm for reducing computation time of NACST. The proposed processor is based on genetic algerian with fitness functions which would suit the point of reference for generated sequences. In order to implement efficient hardware structure, we used the pipelined structure. In addition our design was applied the parallelism to achieve even better simulation time than the sequence generator system which is designed on software. In this paper, our hardware is implemented on the FPGA board with xc2v6000 devices. Through experiment, the proposed hardware achieves 467 times speed-up over software on a PC and sequence generate performance of hardware is same with software.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.12 no.3
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• pp.186-191
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• 2019

In this paper, we propose a implementation approach of the high-speed feature extraction algorithm. The proposed method is based on the block type classification algorithm which reduces the computation time when target macro block is divided to smooth block type that has no image features. It is quantitatively identified that occurs at 29.5% of the total image using 200 standard test images with $64{\times}64$ macro block size. This means that within a standard test image containing various image information, 29.5% can reduce the complexity of the operation. When the proposed approach is applied to the Canny edge detection, the required latency of the edge detection can be completely eliminated, such as 2D derivative filter, gradient magnitude/direction computation, non-maximal suppression, adaptive threshold calculation, hysteresis thresholding. Also, it is expected that operation time of the feature detection can be reduced by applying block type classification algorithm to various feature extraction algorithms in this way.

• Proceedings of the Korean Society of Computer Information Conference
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• 2013.01a
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• pp.3-6
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• 2013

반도체 공정에서 소자의 제조 비용 감소를 위해 제조 공정 검증을 위한 시뮬레이션을 수행하게 된다. 이 시뮬레이션은 반도체 소자 내부의 물리량 계산을 통해 반도체 소자 내부의 불순물의 거동을 해석하게 된다. 이를 위해 사용되는 알고리즘으로 3차원적 형상을 표현하는 물리적 미분 미분방정식을 계산하게 되는데, 정확한 계산을 위해 유한 차분 시간 영역법(이하 FDTD)과 같은 수치해석 기법을 이용한다. 실제적으로 반도체 공정의 시뮬레이션에서 FDTD연산의 실행 시간은 90% 이상을 소요하게 된다. 이러한 연산에서 더욱 빠른 성능을 확보하기 위해 본 논문에서는 기존의 CUDA(Compute Unified Device Architecture)로 구현된 FDTD알고리즘을 OpenMP를 통한 다중 GPU제어를 이용하여 연산 수행시간을 감소하고, 그 결과물을 통하여 성능 향상도를 측정한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2022.06a
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• pp.175-178
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• 2022

본 논문은 고차 계층 변조, 즉 계층 64QAM의 연판정 비트 검출을 위한 단순화된 연산 방법을 다룬다. 이는 기존 계층 변조의 연판정 비트, 즉 LLR(Log-Likelihood Ratio)값의 근사를 통해 불필요한 연산을 줄여 이에 필요한 지연시간을 줄일 수 있다. 또한 제안된 기법은 기존의 연판정 비트 검출 기법과 매우 유사한 비트 오류율(BER: Bit Error Rate) 성능을 유지하기 때문에 연판정 비트를 활용하는 방송 및 통신 시스템에 폭넓게 적용될 수 있을 것으로 기대한다.