• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
• /
• pp.565-568
• /
• 2004

This paper proposes effective method for delay estimation in RLC interconnects. This method is simple, but precise. The results using the proposed method for RLC circuits show that absolute average relative error is within $7\%$ with the exception of first node in comparison with HSPICE results.

• 전기학회논문지
• /
• 제57권3호
• /
• pp.416-420
• /
• 2008

This paper proposes a new method to improve signal characteristics at branches frequently met in system-level routing. We also introduce the numerical formula which can estimate the time delay due to branches and the simple design guideline for system-level routing. Finally, we propose the routing method which can eliminate the signal reflection for the case of one driver and two receivers (multi-drop topology).

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 하계종합학술대회논문집
• /
• pp.795-798
• /
• 1998

IEEE1149.1 바운다리스캔은 칩과 칩간의 연결선상에서 발생가능한 지연고장을 점검 할 수 없게 설계되어있다. 칩에서 패턴을 주입하는 UpdateDR과 연결선을 통해서 전달된 결과 값을 관측하는 captureDR간의 간격이 ITCK가 되도록 UPdaeDR을 변경하는 기술보다 동작속도 및 추가영역면에서 최적임을 보여준다.

• 한국HCI학회:학술대회논문집
• /
• 한국HCI학회 2007년도 학술대회 1부
• /
• pp.887-890
• /
• 2007

디제잉을 하려면 필수적으로, 턴테이블, 믹서, 스피커와 같은 장비들이 필요하다. 하지만 이러한 장비들은 그 크기가 크고 많은 연결선으로 연결되기 때문에 휴대가 용이하지 않아, 일반인들이 가지고 다니면서 디제잉을 즐기고 음악을 믹싱하기에 적합하지 않다. 많은 사람들이 디제잉과 믹싱을 배우고, 또 언제 어디에서나 쉽게 즐길 수 있게 하기 위해서는 보다 작고, 휴대하기 편하면서도 설치의 번거로움이 없는 새로운 인터페이스를 개발할 필요성이 있다. 이 논문에서는 사람들이 언제 어디에서나 쉽게 디제잉과 믹싱을 즐길 수 있도록 해주는 휴대용 무선 믹싱콘솔 장치를 제안한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
• /
• pp.361-364
• /
• 2001

This paper presents a simple method for estimating the maximum crosstalk noise of on-chip grobal wires. For the derivation of the maximum crosstalk expression we have modeled wires using lumped-elements that are composed of R, L and C. We have also used experimental constant to reduce the modeling error. The accuracy of the proposed method is verified by comparing against the HSPICE simulation results under the present process parameters and environmental conditions. The results of the proposed method can be used as an estimator in design-aid tools.

• 전자공학회논문지A
• /
• 제32A권9호
• /
• pp.114-120
• /
• 1995

It is important to test the various kinds of interconnect faults between chips on a card/module. When boundary scan design techniques are adopted, the chip to chip interconnection test generation and application of test patterns is greatly simplified. Various test generation algorithms have been developed for interconnect faults. A new interconnect test generation algorithm is introduced. It reduces the number of test patterns by half over present techniques. It also guarantees the complete diagnosis of mutiple interconnect faults.

• 대한전기학회논문지:전기물성ㆍ응용부문C
• /
• 제54권8호
• /
• pp.350-354
• /
• 2005

This paper proposes a new method for delay time calculation in RLC interconnects. This method is simple, but precise. The proposed method can calculate delay time of RLC interconnects by simple numerical formula calculation without complex moment calculation using reduced model in RLC interconnects. The results using the proposed method for RLC circuits show that average relative error is within $10\%$ in comparison with HSPICE simulation results.

• 한국해양공학회:학술대회논문집
• /
• 한국해양공학회 2002년도 추계학술대회 논문집
• /
• pp.124-128
• /
• 2002

본 논문에서는 FPSO 측면에 나란히 연결된 작업선에 대한 계류계 해석이 수행되었다. FPSO 측면에 연결된 작업선의 횡동요에 의한 충돌 가능성, 작업선의 연결선 및 펜더의 파손 가능성 등에 대한 검토가 이루어졌다. 다물체 계류계 해석을 위하여 MOSES 프로그램을 사용하였고, FPSO와 작업선과의 유체역학적 상호작용은 무시하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (2)
• /
• pp.428-430
• /
• 2000

많은 산업 현장에서 서로 다른 표현 미디어 간에 칼라의 표현면에서 정확한 칼라 재생을 필요로 하고 있다. 본 논문에서는 확장 cusp 연결선을 이용한 새로운 색역 매핑에 관하여 논한다. 원본 색역내에 존재하는 칼라는 L*-C* 공간상에서 색 변환이 이루어지며 각 좌표에 대하여 동시에 변환이 이루어진다. 제안한 알고리즘에 의하여 기존의 색역 매핑 알고리즘보다 높은 채도(Chroma)값을 얻을 수 있었으며 재생이 이루어지는 색역의 이용도 또한 증가함을 실험을 통하여 보여준다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
• /
• pp.538-540
• /
• 2004

본 연구는 컴퓨터 연산을 위한 하드웨어 설계에서 고성능 연산에 사용되는 케리-세이브 가산기 (Carry-save adder) 합성에 관한 연구이다. 기존의 연구에서는, 연산 합성 문제와 합성된 연산의 배치 문제를 두개의 연속된 독립된 두개의 문제로 간주하고 풀었지만, 본 연구에서는 연산 합성 과정에서 연산 배치를 고려한 통합된 방법을 제시하여 전체적인 최적화된 결과를 얻었다. 연결선 상에서의 전력 소모나 지연시간이 점점 더 중요해지는 시스템-온-칩 (system-on-chip) 설계에서 본 연구의 통합적인 설계 방법은 매우 긴요하며 앞으로 효과적으로 이용될 수 있을 것이다.