• Proceedings of the Korean Information Science Society Conference
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• 2002.10e
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• pp.385-387
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• 2002

인터넷 상에서 IP 주소의 부족 문제를 해결하기 위해 IPv6 프로토콜이 제안되었고 현재 실용화 단계에 접어들었다. IPv6에서는 보안기능의 강화를 위해 IPsec 프로토콜을 기본 요구사항으로 채택하였고, 본 논문에서는 이러한 IPsec 프로토콜을 하드웨어로 설계하고 구현하였다. 이를 위해 IPv6에서 보안기능을 담당하는 헤더와 IPsec의 기간 암호화 알고리즘을 설계하여 각각 VHDL로 구현하였고, 전용 FPGA 보드와 IPv6 테스트망에서 그 기능과 성능을 검증하였다. 구현된 IPsec 프로토콜 칩은 TCP／IPv6와 IPsec 프로토콜을 하나의 칩으로 구현함으로써 별도의 프로세서 없이 인터넷 접속 기능과 보안기능을 동시에 제공하며 소프트웨어 모듈보다 뛰어난 성능을 나타낸다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.05a
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• pp.185-187
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• 2017

국제 표준화 기구인 ISO/IEC와 NIST(National Institute of Standards and Technology)에서는 정보 유출 방지 및 정보의 유효성 인증을 위해 다양한 암호 기법들을 표준으로 권고하고 있다. 그 중 NIST SP 800-38D에서 표준으로 권고된 GCM(Galois/Counter Mode) 인증 암호화 모드는 블록암호의 CTR 운영모드와 GHASH를 이용하여 메시지의 기밀성과 무결성을 동시에 제공하는 운영모드이다. 본 논문에서는 ARIA 블록암호 기반의 ARIA-GCM 프로세서를 Verilog HDL로 모델링 하고, Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 20 MHz의 동작주파수에서 44,986 GE로 구현되었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.897-900
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• 2002

인터넷은 공개된 네트워크이므로 사용자에게 편리성을 제공하지만 정보통신 시스템의 보호취약점이 심각하게 노출되기 시작하면서 보호의 필요성에 대한 인식이 높아지고 있어 정보보호 산업은 정보산업과 전반적인 발전뿐만 아니라 국가전략차원에서도 가장 중요한 요소의 하나로 부각되고 있다. 본 논문에서는 기밀성 제공 측면에서 가장 널리 쓰이는 블록 암호 알고리즘의 국내 표준인 SEED와 차세대 암호 알고리즘으로 미연방 표준인 AES Rijndael을 단일칩으로 통합 구현하였다. 두 알고리즘 모두 라운드 변환을 반복 처리하는 구조를 채택하였으며, 자원을 최대한 공유할 수 있도록 설계하였다. 설계된 암호 프로세서는 Xilinx XCV-1000E FPGA로 구현, 테스트 보드 상에서 기능을 검증하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.1147-1150
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• 2002

가입자 망 기술의 발달과 멀티미디어 통신 필요의 증대로 댁내에서도 다수의 PC 와 정보가전기기를 하나로 묶는 홈네트워크가 구축되고 있으며, 이를 외부와 안전하게 연결하기 위한 요구가 증대되고 있다. 따라서, 초고속 외부망과 내부의 정보가전망을 하나로 연결하기 위한 홈게이트웨이가 개발 및 보급되고 있으며 홈게이트웨이 시스템에서 소프트웨어 혹은 하드웨어 방식으로 네트워크 보안 기능을 제공하고 있다. 그러나 하드웨어 방식을 사용하지 않는 임베디드 시스템 기반의 VPN 시스템은 대부분의 처리 시간의 암호화에 소요함으로 실제적인 사용자 요구사항에 정의된 통신 속도에 미치지 못한다. 이 글에서는 IPSec 기반 VPN 보안 기능을 모토롤라의 MPC180 보안 프로세서를 사용하여 하드웨어적으로 홈게이트웨이 시스템에 구현하여 그 성능을 분석한 결과 소프트웨어적으로는 만족할 수 없는 사용자 요구사항인 통신속도를 만족할 수 있음을 보였다.

• Journal of Korea Society of Industrial Information Systems
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• v.9 no.1
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• pp.43-48
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• 2004

This paper presents new architectures based on the linear feedback shia resister architecture over GF(2m). First we design a modular multiplier and a modular squarer, then propose an architecture by combing the multiplier and the squarer. All architectures use an irreducible AOP (All One Polynomial) as a modulus, which has the properties of all coefficients with '1'. The proposed architectures have lower hardware complexity than previous architectures. They could be. Therefore it is useful for implementing the exponentiation architecture, which is the con operation in public-key cryptosystems.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.100-102
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• 2003

멀티미디어 데이터 처리나 암호화 알고리즘과 같은 계산양이 많고 빠른 시간 안에 처리되어야하는 어플리케이션들을 처리하기 위하여 재구성 가능한 논리소자와 내장형 마이크로 프로세서등이 하나의 칩에 통합된 재구성 가능한 SoC가 폭넓게 활용되고 있다. 이러한 컴퓨팅 환경의 시장적응성을 높이기위해서는 프로토타입을 제작하기 전에 설계변수에 따른 성능수치를 이미 예측하여 최소의 비용으로 시스템의 수행 시간 및 자원제약사향을 만족할 수 있는 구조를 찾아내는 것이 필수적이다. 본 논문에서는 Y-chart 설계 방법의 기본 개념을 재구성 가능한 SoC에 적용가능하도록 확장하여, 시스템 수준의 설계공간 탐색 도구를 개발하였다. 구현된 설계 공간 탐색을 통한 시뮬레이션 결과는 시스템 설계자들에게 실제 포로토타입을 구축하지 않고 최적의 설계변수를 결정할 수 있게 하여 설계시간과 설계비용을 현저하게 줄여줄 것으로 기대된다.

• Journal of KIISE:Computing Practices and Letters
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• v.13 no.4
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• pp.231-239
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• 2007

This paper presents the trade-off relationship between area and performance in the hardware design space exploration for the Korean national standard 128-bit block cipher algorithm SEED. In this paper, we compare the following four hardware design types of SEED algorithm : (1) Design 1 that is 16 round fully pipelining approach, (2) Design 2 that is a one round looping approach, (3) Design 3 that is a G function sharing and looping approach, and (4) Design 4 that is one round with internal 3 stage pipelining approach. The Design 1, Design 2, and Design 3 are the existing design approaches while the Design 4 is the newly proposed design in this paper. Our new design employs the pipeline between three G-functions and adders consisting of a F function, which results in the less area requirement than Design 2 and achieves the higher performance than Design 2 and Design 3 due to pipelining and module sharing techniques. We design and implement all the comparing four approaches with real hardware targeting FPGA for the purpose of exact performance and area analysis. The experimental results show that Design 4 has the highest performance except Design 1 which pursues very aggressive parallelism at the expanse of area. Our proposed design (Design 4) shows the best throughput/area ratio among all the alternatives by 2.8 times. Therefore, our new design for SEED is the most efficient design comparing with the existing designs.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.4
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• pp.59-67
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• 2016

With the enhancement of built-in communication capabilities in various meters and wearable devices, which implies Internet of things (IoT), the demand of small-area embedded processors has increased. In this paper, we introduce a small-area 32-bit pipelined processor, Juno, which is available in the field of IoT. Juno is an EISC (Extendable Instruction Set Computer) machine and has a 2/3-stage pipeline structure to reduce the data dependency of the pipeline. It has a simple pipeline controller which only controls the program counter (PC) and two pipeline registers. It offers $32{\times}32=64$ multiplication, 64/32=32 division, $32{\times}32+64=64$ MAC (multiply and accumulate) operations together with 32*32=64 Galois field multiplication operation for encryption processing in wireless communications. It provides selective inclusion of these algebraic logic blocks if necessary in order to reduce the area of the overall processor. In this case, the gate count of our integer core amounts to 12k~22k and has a performance of 0.57 DMIPS/MHz and 1.024 Coremark/MHz.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.4
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• pp.778-784
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• 2012

A symmetric block cryptosystem uses an identical cryptographic key at encryption and decryption processes. HIGHT cipher algorithm is 64-bit block cryptographic technology for mobile device that was authorized as international standard by ISO/IEC on 2010. In this paper, block cipher HIGHT algorithm is designed using Verilog-HDL. Four modes of operation for block cipher such as ECB, CBC, OFB and CTR are supported. When continuous message blocks of fixed size are encrypted or decrypted, the desigend HIGHT core can process a 64-bit message block in every 34-clock cycle. The cryptographic processor designed in this paper operates at 144MHz on vertex chip of Xilinx, Inc. and the maximum throughput is 271Mbps. The designed cryptographic processor is applicable to security module of the areas such as PDA, smart card, internet banking and satellite broadcasting.

• Journal of the Korea Society of Computer and Information
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• v.25 no.2
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• pp.11-19
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• 2020

Modern GPU can execute general purpose computation on the graphic processing unit, and provide high performance by exploiting many core on GPU. To run AES algorithm efficiently, parallel computational resources are required. However, computational resource of CPU architecture are not enough to cryptographic algorithm such as AES whereas GPU architecture has mass parallel computation resources. Therefore, this paper reduce the time to execute AES by employing parallel computational resource on GPGPU. Unfortunately, AES cannot utilize computational resource on GPGPU since it isn't suitable to GPGPU architecture. In this paper, IPC based dynamic SM management technique are proposed to efficiently execute AES on GPGPU. IPC based dynamic SM management can increase and decrease the number of active SMs by using IPC in run-time. According to simulation results, proposed technique improve the performance by increasing resource utilization compared to baseline GPGPU architecture. The results show that AES improve the performance by 41.2% on average.