• 한국진공학회지
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• 제17권6호
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• pp.528-537
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• 2008

ICP-CVD를 사용하여 수소화된 비정질 실리콘(a-Si:H)을 60 nm 또는 20 nm 두께로 성막 시키고, 그 위에 전자총증착장치(e-beam evaporator)를 이용하여 30 nm Ni 증착 후, 최종적으로 30 nm Ni/(60 또는 20 nm a-Si:H)/200 nm $SiO_2$/single-Si 구조의 시편을 만들고 $200{\sim}500^{\circ}C$ 사이에서 $50^{\circ}C$간격으로 40초간 진공열처리를 실시하여 실리사이드화 처리하였다. 완성된 니켈실리사이드의 처리온도에 따른 면저항값, 상구조, 미세구조, 표면조도 변화를 각각 사점면저항측정기, HRXRD, FE-SEM과 TEM, SPM을 활용하여 확인하였다. 60 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $400^{\circ}C$이후부터 저온공정이 가능한 면저항값을 보였다. 반면 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $300^{\circ}C$이후부터 저온공정이 가능한 면저항값을 보였다. HRXRD 결과 60 nm 와 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 열처리온도에 따라서 동일한 상변화를 보였다. FE-SEM과 TEM 관찰결과, 60 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 저온에서 고저항의 미반응 실리콘이 잔류하고 60 nm 두께의 니켈실리사이드를 가지는 미세구조를 보였다. 20 nm a-Si:H 기판위에 형성되는 니켈실리사이드는 20 nm 두께의 균일한 결정질 실리사이드가 생성됨을 확인하였다. SPM 결과 모든 시편은 열처리온도가 증가하면서 RMS값이 증가하였고 특히 20 nm a-Si:H 기판 위에 생성된 니켈실리사이드는 $300^{\circ}C$에서 0.75 nm의 가장 낮은 RMS 값을 보였다.

• 한국재료학회지
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• 제8권6호
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• pp.484-492
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• 1998

단결정 Si기판위의 Co/Ti 이중층으로부터 형성된 Co 실리사이드의 에피텍셜 성장기구에 대하여 조사하였다. 실리사이드화 과정중 Ti원자들이 저온상의 CoSi결정구조의 tetrahedral site들을 미리 점유해 있음으로 인하여, $CoSi_{2}$ 결정구조로 바뀌는 과정에서 Si원자들이 나중에 제위치를 차지하기 어렵게 되는 효과 때문이다. 그리고 Ti중간층은 반응의 초기단계에 Co-Ti-O 삼원계 화합물을 형성하는데, 이 화합물은 실리사이드화 과정중 반응 제어층으로 작용하여 에피텍셜 실리사이드 형성에 중요한 역할을 한다. 최종 열처리 층구조 Ti oxide/Co-Ti-Si/epi/$Cosi_{2}$(100) Si 이었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1999년도 춘계학술발표강연 및 눈문개요집
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• pp.105-105
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• 1999

• 한국진공학회지
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• 제4권3호
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• pp.301-305
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• 1995

습식 분위기로 성장한 게이트 산화막 위에 다결정 실리콘(poly-Si)과 텅스텐 폴리사이드(WSix/poly-Si)게이트 전극을 형성하여 제작한 금속-산화물-반도체(metal-oxide-semiconductor:MOS)의 전기적 특성을 순간 절연파괴(time zero dielectric breakdown: TZDB)로 평가하였다. 텅스텐 폴리사이드 게이트 전극에 따른 게이트 산화막의 평균 파괴정계는 다결정 실리콘 전극보다 1.93MV/cm 정도 낮았다. 텅스텐 폴리사이드 게이트 전극에서 게이트 산화막의 B model(1-8 MV/cm)불량률은 dry O2 분위기에서 열처리함으로써 증가하였다. 이것은 열처리함으로써 게이트 전극이 silane(SiH4)에 의한 것보다 B mode 불량률이 감소하였다. 그것은 dichlorosilane 환원에 의한 텅스텐 실리사이드내의 불소 농도가 silane에 의한 것보다 낮기 때문이다.

• 마이크로전자및패키징학회지
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• 제9권2호
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• pp.49-54
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• 2002

Poly-Si/$SiO_2$/Si 하부기판구조 위에 Co 금속을 E-beam evaporation 방식으로 증착하고 급속 열처리 방식을 통해 프린터 heater용 코발트실리사이드 박막을 형성하였다. 급속열처리 온도 (600~$900^{\circ}C$)와 시간 (20~40초)을 변수로 하여 코발트실리사이드의 결정상 및 성분분포를 조사하였다. 또한 제작된 박막의 면저항과 결정특성 분석을 통해 고온에서의 열적 안정성을 확인하였다. $800^{\circ}C$ 온도에서 20초간 급속열처리한 경우 면저항이 약 $0.8 \Omega /\Box$ 인 안정한 $CoSi_2$ 결정상의 코발트실리사이드 박막이 얻어졌다. 그러나 $700^{\circ}C$ 이하의 온도에서는 결정상의 변화에 따라 코발트실리사이드 박막의 면저항이 급격히 증가하였다. 코발트실리사이드 박막의 온도저항계수는 약 $0.0014/^{\circ}C$ 값을 나타내었으며, 프린터 발열체로 응용가능함을 확인 할 수 있었다.

• 대한전자공학회논문지SD
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• 제39권10호
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• pp.25-34
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• 2002

본 논문에서는 코발트 실리사이드가 형성된 얕은 p+-n과 n+-p 접합의 전류-전압 특성을 분석하여 silicidation에 의해 형성된 Schottky contact 면적을 구하였다. 역방향 바이어스 영역에서는 Poole-Frenkel barrier lowering 효과가 지배적으로 나타나서 Schottky contact 효과를 파악하기가 어려웠다. 그러나 Schottky contact의 형성은 순방향 바이어스 영역에서 n+-p 접합의 전류-전압 (I-V) 동작에 영향을 미치는 것으로 확인되었다. 실리사이드가 형성된 n+-p 다이오드의 누설전류 증가는 실리사이드가 형성될 때 p-substrate또는 depletion area로 코발트가 침투퇴어 Schottky contact을 형성하거나 trap들을 발생시켰기 때문이다. 분석결과 perimeter intensive diode인 경우에는 silicide가 junction area까지 침투하였으며, area intensive junction인 경우에는 silicide가 비록 공핍층이나 p-substrate까지 침투하지는 않았더라도 공핍층 근처까지 침투하여 trap들을 발생시켜 누설전류를 증가시킴을 확인하였다. 반면 p+-n 다이오드의 경우 Schottky contact이발생하지 않았고 따라서 누설전류도 증가하지 않았다. n+-p 다이오드에서 실리사이드에 의해 형성된 Schottky contact 면적은 순방향 바이어스와 역방향 바이어스의 전류 전압특성을 동시에 제시하여 유도할 수 있었고 전체 접합면적의 0.01%보다 작게 분석되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.671-674
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• 2003

본 논문에서는 Cobalt interlayer 와 Titanium Nitride(TiN) capping layer를 Ni SALICIDE의 단점인 열 안정성과 sheet resistance 와 series 저항을 감소시키는데 적용하여 0.lum 급 CMOS 소자의 특성을 연구하였다. 첫째로, Ni/Si 의 interface 에 Co interlayer 를 증착하여 Nickel Silicide의 단점인 열 안정성 평가인 700℃, 30min의 furnace annealing 후에 낮은 sheet resistance와 누설전류를 줄일 수 있었다. 두번째로, TiN caping layer를 적용하여 실리사이드 형성시 산소와의 반응을 막아 실리사이드의 표면특성을 향상시켜 누설전류의 특성을 개선하였다. 결과적으로 소자의 구동전류 향상, 누설전류 저하, 낮은 면저항으로 소자의 특성을 개선하였다.

• 한국산학기술학회논문지
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• 제6권3호
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• pp.273-277
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• 2005

새로이 제안된 15nm-Ni/15nm-Co의 적층구조로부터 제조된 NiCo 복합실리사이드를 실제 디바이스에 채용하기 위해, $SiO_2$ 스페이서를 가진 폴리실리콘 게이트 선폭이 $0.25\~l.5um$까지 변화하는 테스트그룹을 이용하여 30초-RTA를 이용한 실리사이드화 온도를 $700^{\circ}C\~1100^{\circ}C$까지 변화시키면서 이때 cleaning전후의 잔류금속의 생성모습을 확인하였다. RTA온도가 올라갈수록 $SiO_2$로 구성된 필드와 스페이서 상부와, 실리사이드가 형성된 게이트 상부에 $0.25{\mu}m$정도의 단축직경을 가진 타원형 잔류금속이 미로형 또는 게이트 방향으로 생성되는 특징이 있었고 동시에 응집이 많아지는 현상이 있었다. 응집이 많을수록 하부 절연층과의 반응도가 증가하여 절연특성이 저하될 수 있었고 과도한 습식제거 공정을 오래하여야 하므로 실험범위 내에서 가급적 저온 실리사이드화 열처리가 바람직하였다.

• 한국진공학회지
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• 제2권1호
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• pp.23-27
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• 1993

NiSi2(111)을 Si(111) 표면 위에 증착하여 그 구조를 STM으로 연구하였다. 실리사이드는 그 표면이 (1$\times$1)의 구조를 띠고 여분의 trimer를 흡착 분자 구조로 가짐을 관찰하였다. 이 trimer로부터 실리사이드의 두 가지 구조 A, B를 구별할 수 있었다. 표면에 관착된 결함으로부터 표면구조는 내부와 같음을 보였다.

• 한국재료학회지
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• 제3권6호
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• pp.638-644
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• 1993

티타니움 폴리사이드 MOS(metal oxide semiconducter)캐퍼시타 구조에서 두께가 8nm인 게이트산화막의 절연파괴강도의 열화거동을 열처리조건 및 폴리실리콘막의 두께를 달리하여 조사했다. 티타니움 폴리사이드 게이트에서 게이트산화막의 전연피괴특성은 열처리 온도가 높을수록, 열처리시간이 길수록 많이 열화되어 실리사이드의 하부막인 잔류 폴리실리콘의 두께가 얇을수록 그 정도는 심해진다. 티타니움 실리사이드가 게이트산화막고 직접적인 접촉이 없더라도 게이트산화막의 신회성이 열화되는 것을 알 수 있었다. 실리사이드 형성후 열처리에 따른 게이트 산화막의 절연파괴특성열화는 티타니움 원자가 폴리실리콘을 통해 게이트산화막으로 확산되어 게이트산화막에서 티타니움의 고용량이 증가한 때문인 것이 SIMS분석 결과로부터 확인되었다.