• Proceedings of the Korean Vacuum Society Conference
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• 1998.02a
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• pp.179-179
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• 1998

실리콘 집적회로 제조시 sub-micron 의 contact 형성 공정은 질연막 형성 후 이의 식각 및 세정, c contact 실리사이드, 획산방지막, 배선 금속층의 형성 과정올 거치게 된다. 본 연구팀에서는 C.F야f2 헬리 콘 플라즈마훌 이용한 고선택비 contact 산화막 식각공정시 형성된 잔류막충과 오염 손상올 관찰하고 산소 플라즈마 처리와 후속 열처리에 따른 이들의 제거 정도를 관찰하여 이에 대한 결과를 발표하였다. 본 연구메서는 식각 및 후처리에 따라 잔류하는 잔류막과 손상층이 후속 공정인 contact 실리사이드 형 섬에 미치는 영향올 관찰하였다. C C.F바f2 웰리콘 풀라즈마률 이용한 식각시 공정 변수로는 수소가스 첨가, bias voltage 와 과식각 시간 의 효과를 관찰하였으며 다른 조건은 일정하게 하였다 .. Contact 실리사이드로는 Ti, Co-싫리사이드를 선 택하였으며 Piranha cleaning, 산소 플라즈마 처리, 산소 풀라즈마+600 'C annealing으로 각각 후처리된 시 편을 후처리하지 않은 시펀돌과 함께 실리사이드 형성용‘시펀으로 이용하였다 각각 일정 조건에서 동 일 두께의 실리사이드훌 형성시킨 후 4-point probe룰 이용하여 면저황올 측정하였다 후처리하지 않은 시편의 경무 실리사이드 형성은 아주 시펀의 일부분에서만 형성되었으며 후속 세정 및 얼처리훌 황에 따라 실리사이드의 면저항은 감소하여 식각 과정을 거치지 않은 깨끗한 실리콘 웨이퍼위에 실리사이드 를 형성시킨 값(control 값)에 접근하였다. 실리사이드의 면저항값은 식각시 노훌된 실리콘 표면 위에 형 성된 손상충보다는 잔류막에 큰 영향을 받았으며 수소 가스가 첨가된 식각 가스로 식각한 시편으로 형 성한 실리사이드의 면저항값이 손상이 상대적으로 적은 것으로 관찰된 수소훌 첨가하지 않은 식각 가 스로 식각한 시펀 위에 형성된 실리사이드의 면저황에 비해 낮은 값을 나타내었다. 실리사이드의 전기적 륙성에 미치는 손상층의 영향올 좀더 면밀히 관찰하고자 bare 실리콘 wafer 에 잔류막이 거의 없이 손상층을 유발시키는 식각 조건들 (100% HBr, 100%H2, 100%Ar, Cl싸fz)에 대하여 실 리콘 식각을 수행한 후 Co-실리사이드률 형성하여 이의 면저황을 측정한 걸과 100% Ar 가스로 식각된 시편을 이용하여 형성한 실리사이드의 면저항은 control 에 기까운 면저항값올 지니고 따라서 손상층이 실리사이드 형섬메 미치는 영향은 크지 않음을 알 수 있었다. 이상의 연구 결과훌 통해 손상층이 실리사이드의 형성이나 전기적 톡섬에 미치는 영황은 잔류막층 에 의한 영향보다 적다는 것을 알 수 았으며 잔류막층의 두께보다는 성분이나 걸합상태, 특히 식각 및 후처리 후 잔류하는 탄소 싱분과 C-Si 결함에 큰 영향올 받는 것올 알 수 있었다.

• Electrical & Electronic Materials
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• v.4 no.1
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• pp.19-30
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• 1991

W/Si의 조성비가 2.6인 CVD텅스텐 실리사이드를 어닐링처리후 dry 또는 wet oxidation하여 폴리사이드 구조에서 다결정 Si내의 농도가 실리사이드의 산화반응속도에 미치는 영향을 조사하였다. 인의 농도에 관계없이 항상 실리사이드의 산화속도가 (100)Si의 그것보다 더 높았다. 저온에서 dry oxidation한 경우 인의 농도가 증가함에 따라 산화속도는 감소하였으나 고온에서 dry oxidation한 경우에는 P농도와 산화속도간에 상관관계가 별로 없었다. 한편, wet oxidation의 경우에는 모든 산화온도에서 인의 농도가 높을수록 실리사인의 산화속도가 더 낮은 것으로 나타났다.

• Korean Journal of Materials Research
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• v.8 no.1
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• pp.80-84
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• 1998

본 연구에서는 석영을 기판으로 사용하여 텅스텐 실리사이드 게이트를 고온에서 결정화시키고, 이\ulcorner 발생되는 crack 에 대한 생성원인을 조사하였다. 증착된 텅스텐실리사이드의 실리콘 조성과 실리콘 완층충의 두께가 증가함에 따라 열응력이 감소하는 경향이 관찰되었으며, 과잉의 실리콘 조성을 가진 실리사이드를 열처리한 경우에는 crack에 대한 저항이 증가함을 알 수 있었다. 그러나 실리콘 완충층을 사용한 경우는 두께가 증가함에 따라 열응력이 감소하는 경향이 있으나, crack이 보다 쉽게 발생되는 결과를 얻었다. 이는 실리사이드 반응에 의하여 거칠어진 계면에 응력이 집중되어 crack생성을 쉽게하는 것으로 여겨진다. 결과적으로 석영과 텅스텐실리사이드의 열\ulcorner창계수차이에 의하여 생성되는 열응력이 crack생성의 주원인으로 작용하고, 실리콘 완층층을 사용한 구조하에서는 계면에서 일어나는 실리사이드반응이 crack생성에 큰 영향을 미치는 것으로 생각된다.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2001.11a
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• pp.209-212
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• 2001

DRAM과 Logic을 하나의 칩 위에 제조하기 위한 EDL (Embedded DRAM and Logic) 기술에 코발트 실리사이드가 접촉저항을 낮추기 위해 사용된다. 본 연구에서는 코발트 실리사이드 제조에 사용되는 보호막이 CMOS 소자의 전기적 특성에 미치는 영향을 조사하였다. EDL 제조공정이 완전히 진행된 소자에 적용된 실리사이드가 누설전류에 미치는 영향을 비교하였다. 또한 실리사이드 보호막이 전기적 신호의 delay에 미치는 영향을 평가하기 위해, 99개의 CMOS 인버터가 직렬연결되어 있는 평가패턴을 사용하였다. 이상의 결과로 TiN 보호막이 pMOSFET의 전류전달 능력과 그 결과로 생기는 속도지연 측면에서 Ti 보호막보다 우수함을 알 수 있었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.11a
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• pp.72-72
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• 2007

Ni 단일박막과 Ni-Zr 합금박막을 단결정 Si 기판위에 증착한 후 RTP를 이용하여 Ni 실리사이드 형성반응을 관찰하였고, $500^{\circ}C$에서 형성된 Ni 실리사이드 박막에 $600^{\circ}C,\;650^{\circ}C$에서 후속 열처리 공정을 수행하여 열 안정성을 평가하였다. RTP를 이용하여 실리사이드를 형성할 경우, Ni/Si 계의 경우, 고온 열처리에서 $NiSi_2$ 결정립의 과대 성장 및 단락이 발생하였지만, Ni-Zr/Si 계의 경우 첨가된 내열금속 원소가 NiSi에서 $NiSi_2$ 로의 상전이와 핵생성을 지연시켜 Ni 실리사이드 박막의 열 안정성 개선 효과를 확인하였다.

• Korean Journal of Materials Research
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• v.7 no.7
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• pp.587-591
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• 1997

RBS와 XRD를 이용하여 C o-Nb이중층 실리사이드와 구리 배선층간의 열적안정성에 관하여 조사하였다. Cu$_{3}$Si등의 구리 실리사이드는 열처리시 40$0^{\circ}C$정도에서 처음 형성되기 시작하였는데, 이 때 형성되는 구리 실리사이드는 기판의 상부에 존재하던 준안정한 CoSi의 분해시에 발생한 Si원자와의 반응에 의한 것이다. 한편, $600^{\circ}C$에서의 열처리 후에는 CoSi$_{2}$층을 확산.통과한 Cu원자와 기판 Si와의 반응에 의하여 CoSi$_{2}$/Si계면에도 구리 실리사이드가 성장하였는데, 이렇게 구리 실리사이드가 CoSi$_{2}$/Si 계면에 형성되는 것은 Cu원자의 확산속도가 여러 중간층에서 Si 원자의 확산속도 보다 더 빠르기 때문이다. 열처리 결과 최종적으로 얻어진 층구조는 CuNbO$_{3}$/Cu$_{3}$Si/Co-Nb합금층/Nb$_{2}$O$_{5}$CoSi$_{2}$/Cu$_{3}$Si/Si이었다. 여기서 상부에 형성된 CuNbO$_{3}$는 Cu원자가 Nb$_{2}$O$_{5}$및 Co-Nb합금층과 반응하여 기지조직의 입계에 석출되어 형성된 것이다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2006.10a
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• pp.105-109
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• 2006

[ $500^{\circ}C$ ]에서 30초 동안 급속 열처리 하여 니켈실리사이드를 형성하고 니켈실리사이드의 후속 공정시의 열 안정성을 개선 시키기 위해 $SiO_2$ 박막을 FECVD로 증착하였다. 실리사이드의 열 안정성은 면저항 측정을 통하여 평가하였다. 후속 열처리 시 $SiO_2$ 보호층을 증착한 경우 열 안정성이 개선 되었다. 이 이유를 알아보기 위해 열처리 전후의 스트레스를 측정하였다. 그 결과 후속열처리 시 $SiO_2$ 보호층이 없을 때는 열처리 전과 후의 스트레스 큰 차이가 없었으나 $SiO_2$ 보호층이 있을 매는 스트레스가 크게 감소하였다. 이 스트레스의 감소가 니켈실리사이드의 응집현상을 억제하여 니켈실리사이드의 열 안정을 개선시키는 이유라고 판단된다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.106-106
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• 2003

반도체 소자의 고집적화에 따라 채널길이와 배선선 폭은 점차 줄어들고, 이에 따라 단채널효과, 소스/드레인에서의 기생저항 증가 및 게이트에서의 RC 시간지연 증가 등의 문제가 야기되었다. 이를 해결하기 위하여 자기정렬 실리사이드화(SADS) 공정을 통해 TiSi2, CoSi2 같은 금속 실리사이드를 접촉 및 게이트 전극으로 사용하려는 노력이 진행되고 있다. 그런데 TiSi2는 면저항의 선폭의존성 때문에, 그리고 CoSi2는 실리사이드 형성시 과도한 Si소모로 인해 차세대 MOSFET소자에 적용하기에는 한계가 있다. 반면, NiSi는 이러한 문제점을 나타내지 않고 저온 공정이 가능한 재료이다. 그러나, NiSi는 실리사이드 형성시 NiSi/Si 계면의 산화와 거침성(roughness) 때문에 높은 누설 전류와 면저항값, 그리고 열적 불안정성을 나타낸다. 한편, 초고집적 소자의 배선재료로는 비저항이 낮고 electro- 및 stress-migration에 대한 저항성이 높은 Cu가 사용될 전망이다. 그러나, Cu는 Si, SiO2, 실리사이드로 확산·반응하여 소자의 열적, 전기적, 기계적 특성을 저하시킨다. 따라서 Cu를 배선재료로 사용하기 위해서는 확산방지막이 필요하며, 확산방지재료로는 Ti, TiN, Ta, TaN 등이 많이 연구되고 있다.

• Journal of the Microelectronics and Packaging Society
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• v.12 no.2 s.35
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• pp.149-154
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• 2005

We fabricated Ni/Co(or Co/Ni) composite silicide layers on the non-patterned wafers from Ni(20 nm)/Co(20 nm)/poly-Si(70 nm) structure by rapid thermal annealing of $700{\~}1100^{\circ}C$ for 40 seconds. The sheet resistance, cross-sectional microstructure, and surface roughness were investigated by a four point probe, a field emission scanning electron microscope, and a scanning probe microscope, respectively. The sheet resistance increased abruptly while thickness decreased as silicidation temperature increased. We propose that the poly silicon inversion due to fast metal diffusion lead to decrease silicide thickness. Our results imply that we should consider the serious inversion and fast transformation in designing and process f3r the nano-height fully cobalt nickel composite silicide gates.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.9 no.3
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• pp.615-620
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• 2008

We fabriacted thermal evaporated $10nm-Ni_{1-x}Co_x$(x=0.2, 0.6, and 0.7) films on 70 nm-thick polysilicon substrate with $0.5{\mu}m$ line width. NiCo composite silicide layers were formed by rapid thermal annealing (RTA) at the temperatures of $700^{\circ}C$ and $1000^{\circ}C$. Then, we checked the microstructure evaluation of silicide patterns. A FIB (focused ion beam) was used to micro-mill the interconnect patterns with low energy condition (30kV-10pA-2 sec). We investigated the possibility of selective removal of silicide layers. It was possible to remove low resistance silicide layer selectively with the given FIB condition for our proposed NiCo composite silicides. However, the silicides formed from $Ni_{40}Co_{60}$ and $Ni_{30}Co_{70}$ composition showed void defects in interconnect patterns. Those void defects hinder the selective milling for the NiCo composite silicides.