본 논문에서는 의사난수발생기로 사용할 수 있는 산술 시프트 레지스터(ASR. Arithmetic Shift Register)를 제안한다. 산술 시프트 레지스터는 GF(2ⁿ)상에서 0이 아닌 초기 값에 0 또는 1이 아닌 임의의 수를 곱하는 수열로 정의한다. 산술 시프트 레지스터의 주기는 2ⁿ-1로 최대 주기를 가진다. 또한 소프트웨어 및 하드웨어로 구현이 용이하다. 제안한 산술 시프트 레지스터는 종래의 선형귀환 시프트 레지스터와 같이 암호, 오류수정부호, 몬테카를로 적분, 데이터통신 둥 여러 분야에서 폭 넓게 사용될 수 있다.
본 연구에서는 서울시 장기전세주택(SHIFT 이하 시프트)이 주변 아파트의 전세가격에 미치는 영향을 분석했다. 시프트 공급단지 5km 이내에 위치한 아파트들의 전세 실거래가 데이터를 이용하여, 시프트로 인한 주변 아파트 전세가격의 변화를 추정했다. 주요 결과는 다음과 같다. 첫째, 시프트 공급 이후 2-3km 이내 아파트들의 전세가격은 공급 이전을 기준으로 4.4% 하락했다. 반면 그 보다 근접한 1-2km 이내 위치한 아파트의 전세가격은 유의미한 변화를 확인할 수 없었다. 그 이유는 시프트 단지의 공급으로 주변지역이 함께 개발되면서 아주 근접한 아파트들의 경우 시프트 공급으로 인한 가격하락 요인을 입지환경 개선으로 인한 가격상승 요인이 상쇄한 것으로 해석된다. 시프트 단지별 분석에서는 천왕2지구1단지와 서초네이처힐 1, 3, 6단지에서는 주변 아파트 전세가격을 하락시키는 효과가 나타났다. 그러나 양재1단지, 묵동리본타워, 신내3지구2단지에서는 유의미한 효과를 확인할 수 없었다. 단지별 효과가 상이한 이유는 해당 지역의 전세수요와 시프트 공급물량 등의 차이로 인한 결과로 판단된다.
부하변동이 크고 전ㆍ후진 작업이 많아 잦은 변속이 요구되는 트랙터 작업의 특성에 의해 작업성과 효율, 양 측면에서 다루어진 변속 방식이 파워시프트를 이용한 변속방식이다. 세계적으로 60년대 이후부터 보급되기 시작하여 수동 변속기 다음으로 보편화되어있는 이 변속 방식은 특히 대형 트랙터에 기본으로 장착되어야 하는 것으로 여겨지고 있기 때문에, 해외수출을 위해서는 반드시 장착되어야 하는 것으로 받아들여지고 있다. 그러나 우리나라에서는 최근에야 트랙터용 파워시프트의 국산화를 위한 개발과정에서 연구가 이루어지고 있는 실정이고, 개발 중에 직면하는 다양한 문제는, 파워시프트 변속기에 대한 이해와 해석 기술의 부족에 기인한 것으로 생각된다. 그러므로, 파워시프트 변속기에 대한 시스템 해석 기술을 개발, 제공하는 것이 필요할 것으로 판단된다. (중략)
본 논문은 의사난수발생기로 사용할 수 있는 산술 시프트 레지스터(ASR, Arithmetic Shift Register)를 제안한다. 산술 시프트 레지스터는 $GF(2^n)$상에서 0이 아닌 초기 값에 0 또는 1이 아닌 임의의 수 D를 곱하는 수열로 정의한다. 그리고 이를 본 논문에서는 ASR-D로 표현한다. $GF(2^n)$상에서 $'D^k=1'$ 되는 t가 $'t=2^n-1'$로 유일하게 되는 비복원다항식이 ASR-D의 특성다항식이며, ASR-D의 주기는 $'2^n-1'$로 최대주기를 가진다 갈로이 선형 궤환 시프트 레지스터는 $ASR-2^{-1}$에 해당한다. 그러므로 제안하는 산술 시프트 레지스터는 갈로이 선형 제환 시프트 레지스터를 일반화한 것이다. $GF(2^n)$상의 ASR-D의 선형복잡도는 $'n{\leq}LC{\leq}\frac{n^2+n}{2}'$으로 종래의 선형 궤환 시프트 레지스터와 비교하여 안정도가 높다. 제안한 산술 시프트 레지스터의 소프트웨어 구현은 종래의 선형 제환 시프트 레지스터에 비하여 효율적이며, 하드웨어 복잡도는 동일하다. 제안한 산술 시프트 레지스터는 종래의 선형 제환 시프트 레지스터와 같이 암호, 오류수정부호, 몬테카를로 적분, 데이터통신 등 여러 분야에서 폭 넓게 사용될 수 있다.
저궤도 이동위성 통신시스템의 선호열화는 주로 페이딩 및 도플러 시프트에 기인하므로 이로 인한 신호의 열화 해석 및 이의 보상기볍이 중요하다. 도플러 시프트 보상기로서 블록 복조기는 시간 변화의 도플러 시프트 보상에는 유용하지만 그 보상 능력이 32 ksymbols/ s QAM (또는 QPSK) 선호 전송에 있어서 수백 Hz 정도밖에 되지 않는다. 따라서 본 논문에서는 먼저 페이딩과 도플러 시프트에 기인하는 QAM 신호열화를 분석한 후, 보상기로서 기존의 파일룻 신호를 이용한 페이딩 보상기의 이용과 새로운 도플러 시프트 보상기를 제안하여 그 성능을 분석하였다. 그 결과 제안된 보상기는 수 kHz 이상의 도플러 시프트를 보상할 수 있으며, 기존의 파일롯 신호를 이용한 페이딩 보상기는 레일리 페이딩 뿐만 아니라 강한 라이시안 페이딩 ($K{\leq}10 dB$) 보상회로로서 유용하다는 것을 알 수 있었다. 더욱이 등이득 다이버시티를 이용함으로써 보상기로 완전히 보상할 수 없는 강한 페이딩 및 도플라 시프트하에서도 시스템 성능을 상당히 개선할 수 있었다.
일반적인 시프트 연산과 더불어, 비트 분할 시프트 및 멀티미디어 데이터의 다양한 형식변환이 가능한 데이터 처리기가 제안되었다. 데이터 형식 변환 연산과 시프트 연산의 유사점을 최대한 이용하여, Barrel 시프터를 변형하여, 약간의 interconnection을 추가함으로써, 최소의 하드웨어로써 두 개의 연산을 통합 처리 가능하도록 하였다. 제안된 데이터 처리기는 크게 일반적인 시프트 연산과 pack 연산을 수행하는 시프터 블록파 unpack 연산 등을 수행하는 블록으로 구성된다. 제안된 데이터 처리기는 Verilog HDL를 사용하여 설계되었으며, Compass 0.6$\mu\textrm{m}$ standard cell library를 사용하여 VLSI 구현된 결과에 대하여 논의된다
오늘날 반도체 분야의 산업에서는 데이터 처리 속도가 빠르고 대용량 데이터 처리 수행 능력을 갖는 반도체 기술 개발이 활발히 진행 되고 있다. 반도체 제작에서 패키징 공정은 칩을 외부 환경으로부터 보호 하고 접속 단자 간 전력을 공급하기 위해 진행하는 공정이다. 근래에는 생산성이 높은 웨이퍼 레벨 패키지 공정이 주로 사용되고 있다. 웨이퍼 레벨 패키지 공정에서 웨이퍼 상의 모든 실리콘 다이는 몰딩 공정 중에 높은 몰딩 압력과 고온의 열 영향을 받는다. 실리콘 다이에 작용하는 몰딩 압력 및 열 영향은 다이 시프트 및 웨이퍼 휨 현상을 초래하며, 이러한 다이 시프트 및 웨이퍼 휨 현상은 후속 공정으로 칩 하부에 구리 배선 제작을 하는데 있어 배선 위치 정밀도의 문제를 발생시킨다. 따라서 본 연구에서는 다이 시프트 최소화를 위한 공정 개발을 목적 으로 다이 시프트 측정 데이터를 수집하기 위해 다이 시프트 비전 검사 장비를 구축하였다.
비정질 IGZO 박막 트랜지스터에 포지티브 직류/교류 게이트 바이어스를 인가하여 신뢰성을 분석하고 비정질 IGZO 박막 트랜지스터의 신뢰성을 고려한 시프트 레지스터 회로를 설계하였다. 비정질 IGZO 박막 트랜지스터의 문턱전압은 바이어스 스트레스가 인가되었을 때 양의 방향으로 이동하였고, 전류가 감소하였다. 또한 문턱전압은 직류 바이어스 스트레스가 인가되었을 때 교류 바이어스 스트레스가 인가 되었을 때 보다 더 양의 방향으로 이동하였다. 총 8개의 박막 트랜지스터로 구성된 일반적인 시프트 레지스터 회로에서는 특정 박막 트랜지스터에 직류 바이어스 스트레스가 걸리기 때문에 비정질 IGZO 박막 트랜지스터를 이용하여 구동할 때 회로 오동작을 유발할 수 있다. 비정질 IGZO 박막 트랜지스터의 신뢰성 결과를 고려하여 총 9개의 박막 트랜지스터로 구성된 교류 동작하는 시프트 레지스터 회로를 설계하였다. 모든 소자에 직류 바이어스 스트레스가 걸리지 않도록 회로를 설계하였으며, 추가된 트랜지스터의 채널 너비가 매우 작기 때문에 트랜지스터가 하나 추가되어도 회로가 차지하는 면적에는 거의 변화가 없다. 바이어스 스트레스에 따른 소자 열화를 고려하여 시뮬레이션을 해 본 결과 일반적인 회로에서는 회로 오동작이 관측된 반면, 제안한 회로에서는 문제없이 동작하는 것을 확인하였다.
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[게시일 2004년 10월 1일]
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