• Journal of KIISE:Computer Systems and Theory
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• v.32 no.9
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• pp.465-474
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• 2005

For high density SoC design, on-chip communication based on bus interconnection encounters bandwidth limitation while an NoC(Network-on-Chip) approach suffers from unacceptable complexity in its Implementation. This paper introduces a new on-chip communication protocol, SNP (SoC Network Protocol) to overcome these problems. In SNP, conventional on-chip bus signals are categorized into three groups, control, address, and data and only one set of wires is used to transmit all three groups of signals, resulting in the dramatic decrease of the number of wires. SNP efficiently supports master-master communication as well as master-slave communication with symmetric channels. A sequencing rule of signal groups is defined as a part of SNP specification and a phase-restoration feature is proposed to avoid redundant signals transmitted repeatedly over back-to-back transactions. Simulation results show that SNP provides about the same bandwidth with only $54\%$ of wires when compared with AMBA AHB.

• Journal of KIISE:Computer Systems and Theory
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• v.35 no.9_10
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• pp.485-496
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• 2008

As the complexity of SoC (System-on-Chip) design increases dramatically. traditional system performance analysis and verification methods based on RTL (Register Transfer Level) are no more valid for increasing time-to-market pressure. Therefore a new design methodology is desperately required for system verification in early design stages. and hardware software (HW-SW) cosimulation at TLM (Transaction Level Modeling) level has been researched widely for solving this problem. However, most of HW-SW cosimulators support few restricted ion levels only, which makes it difficult to integrate HW-SW cosimulators with different ion levels. To overcome this difficulty, this paper proposes a multipurpose framework for HW SW cosimulation to provide systematic SoC design flow starting from software application design. It supports various design techniques flexibly for each design step, and various HW-SW cosimulators. Since a platform design is possible independently of ion levels and description languages, it allows us to generate simulation models with various ion levels. We verified the proposed framework to model a commercial SoC platform based on an ARM9 processor. It was also proved that this framework could be used for the performance optimization of an MJPEG example up to 44% successfully.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.538-540
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• 2004

본 연구는 컴퓨터 연산을 위한 하드웨어 설계에서 고성능 연산에 사용되는 케리-세이브 가산기 (Carry-save adder) 합성에 관한 연구이다. 기존의 연구에서는, 연산 합성 문제와 합성된 연산의 배치 문제를 두개의 연속된 독립된 두개의 문제로 간주하고 풀었지만, 본 연구에서는 연산 합성 과정에서 연산 배치를 고려한 통합된 방법을 제시하여 전체적인 최적화된 결과를 얻었다. 연결선 상에서의 전력 소모나 지연시간이 점점 더 중요해지는 시스템-온-칩 (system-on-chip) 설계에서 본 연구의 통합적인 설계 방법은 매우 긴요하며 앞으로 효과적으로 이용될 수 있을 것이다.

• Proceedings of the Optical Society of Korea Conference
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• 2003.07a
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• pp.146-147
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• 2003

산업계에서의 다양한 제품 개발로 인해 새로운 형상 측정기술이 요구된다. 칩패키지와 실리콘 웨이퍼로 대표되는 광산란 표면 특성을 가진 제품들의 형상 측정은 거친 표면을 가진 반면 수마이크로의 형상 측정 정밀도를 요구하기 때문에 기존의 측정법으로는 기대하는 성과를 이루지 못해왔다. 현재까지 기존의 정통적인 측정법을 통해 측정 시도되어 온 방법들은 다음과 같이 두 방법으로 요약된다. 첫째, Kwon과 Han등은 경면(specular surface)을 측정하던 정통적인 간섭계에 10.6$\mu$m파장의 $CO_2$레이저를 광원으로 사용함으로써 가시광선 영역에서의 광산란 표면을 적외부 영역에서 경면화 하여 측정하였다. (중략)

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.4
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• pp.27-35
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• 2008

This work proposes a 14b 150MS/s 0.13um CMOS ADC for SDR systems requiring simultaneously high resolution, low power, and small size at high speed. The proposed ADC employs a calibration-free four-step pipeline architecture optimizing the scaling factor for the input trans-conductance of amplifiers and the sampling capacitance in each stage to minimize thermal noise effects and power consumption at the target resolution and sampling rate. A signal- insensitive 3-D fully symmetric layout achieves a 14b level resolution by reducing a capacitor mismatch of three MDACs. The proposed supply- and temperature- insensitive current and voltage references with on-chip RC filters minimizing the effect of switching noise are implemented with off-chip C filters. The prototype ADC in a 0.13um 1P8M CMOS technology demonstrates a measured DNL and INL within 0.81LSB and 2.83LSB, at 14b, respectively. The ADC shows a maximum SNDR of 64dB and 61dB and a maximum SFDR of 71dB and 70dB at 120MS/s and 150MS/s, respectively. The ADC with an active die area of $2.0mm^2$ consumes 140mW at 150MS/s and 1.2V.

• KIPE Magazine
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• v.9 no.3
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• pp.36-40
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• 2004

모터드라이브, 무정전 전원장치(UPS), 용접기, 유도 가열시스템 등에 쓰이는 컨버터를 효율적으로 개발하는데 있어 신뢰성 높고 강인한 IGBT의 선택은 매우 중요한 역할을 한다. IGBT에는 다음과 같은 사항들이 핵심적으로 요구된다. 최신의 칩 기술의 이용으로 전력 손실(온 상태 손실 및 스위칭 손실)이 최적화되어야 한다. 컨버터 사이즈가 컴팩트해질 수 있도록 모듈 사이즈가 컴팩트해야 한다. 모듈 케이스 높이가 낮아 내부 분포 인덕턴스(stray inductance)가 작아야 한다. DC및 AC터미널들이 사용이 편리하여 인덕턴스가 낮게 DC링크 단을 배치 설계할 수 있어야 한다. 하프 브리지/쵸퍼/6팩 등과 같이 다양한 토폴로지(topology)의 모듈들이 갖추어져 있어야 한다. 모듈 상부에 간단하면서도 유연성 있는 드라이버 인터페이스가 갖추어져 있어야 한다. 기본적인 보호 기능을 위해 온도 센서가 내장되어 있어야 한다. 큰 출력 용량의 컨버터 설계를 위해 모듈의 병렬연결이 쉬워야 한다. (중략)

• Proceedings of the Korean Information Science Society Conference
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• 2007.10b
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• pp.414-418
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• 2007

멀티프로세서 환경에서 OpenMP는 MPI 에 비해 병렬 프로그래밍을 쉽게 할 수 있다는 장점을 가지고 있고, OpenMP는 표준이 없는 병렬 프로그래밍 세계에서 실질적인 표준으로써 인정받고 있다. OPenMP는 대상 플랫폼에 따라 OpenMP 구현을 다르게 해야 하기 때문에 새로운 프로세서가 등장하면 그에 맞는 OpenMP구현을 만들어야 한다. 이 논문에선 다중 프로세서 시스템-온-칩 시스템인 ARM11MPCore 시스템 위에 POSIX 쓰레드에 기반하여 OpenMP 환경을 구축하고 그 성능을 측정한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.04a
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• pp.220-223
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• 2012

매니코어 시스템에서는 프로그램의 확장성에 대한 정보가 코어와 같은 병렬 자원의 할당 문제 해결에 핵심적인 역할을 한다. 본 논문에서는 Cilk 런타임 시스템에서 구동되는 응용 프로그램들에 대한 확장성 모델을 제안하여 매니코어 시스템에서의 효율적인 자원 관리에 활용하고자 한다. 특히, 네트워크- 온-칩 구조 및 디렉터리 기반 캐시 일관성 프로토콜을 감안한 지연 시간 모델링을 통해 보다 정확한 성능 변화의 경향을 예측하고자 하였다. 최대 36 개까지의 코어 할당에 대한 지연 시간 예측 실험에서, 제안된 모델은 13%의 평균 오차를 보였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.48 no.8
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• pp.25-32
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• 2011

Networks-on-chip (NoC) is emerging as a key technology to overcome severe bus traffics in ever-increasing complexity of the Multiprocessor systems-on-chip (MPSoC); however traditional electrical interconnection based NoC architecture would be faced with technical limits of bandwidth and power consumptions in the near future. In order to cope with these problems, a hybrid optical NoC architecture which use both electrical interconnects and optical interconnects together, has been widely investigated. In the hybrid optical NoCs, wormhole switching and simple deterministic X-Y routing are used for the electrical interconnections which is responsible for the setup of routing path and optical router to transmit optical data through optical interconnects. Optical NoC uses circuit switching method to send payload data by preset paths and routers. However, conventional hybrid optical NoC has a drawback that concurrent transmissions are not allowed. Therefore, performance improvement is limited. In this paper, we propose a new routing algorithm that uses circuit switching and adaptive algorithm for the electrical interconnections to transmit data using multiple paths simultaneously. We also propose an efficient method to prevent livelock problems. Experimental results show up to 60% throughput improvement compared to a hybrid optical NoC and 65% power reduction compared to an electrical NoC.

• Journal of KIISE:Computer Systems and Theory
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• v.36 no.6
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• pp.532-542
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• 2009

Dynamic Thermal Management (DTM) technique is generally used for reducing the peak temperature (hotspot) in the microprocessors. Despite the advantages of lower cooling cost and improved stability, the DTM technique inevitably suffers from performance loss. This paper proposes the DualFloating-Point Adders Architecture to minimize the performance loss due to thermal problem when the floating-point applications are executed. During running floating-point applications, only one of two floating-point adders is used selectively in the proposed architecture, leading to reduced peak temperature in the processor. We also propose a new floorplan technique, which creates Space for Heat Transfer Delay in the processor for solving the thermal problem due to heat transfer between adjacent hot units. As a result, the peak temperature drops by $5.3^{\circ}C$ on the average (maximum $10.8^{\circ}C$ for the processor where the DTM is adopted, consequently giving a solution to the thermal problem. Moreover, the processor performance is improved by 41% on the average by reducing the stall time due to the DTM.