• 대한전자공학회논문지SD
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• 제42권1호
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• pp.47-55
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• 2005

본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.

• 한국정보전자통신기술학회논문지
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• 제4권3호
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• pp.209-216
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• 2011

최근 시스템 온 칩 내 메모리의 고속 동작을 위해 TCM (Tightly Coupled Memory)를 내장한 설계가 크게 증가하고 있다. 본 논문에서는 시스템 온칩 내 eDRAM을 사용한 TCM 메모리를 위한 새로운 병열 메모리 테스트 구조를 제안한다. 제안하는 기법에서 피테스트 메모리가 테스트 모드에서 병렬 구조로 바뀌고 바운더리 스캔 체인과 함께 내장 메모리의 테스트용이도가 크게 향상된다. 병렬테스트 방식의 메모리는 각 메모리 요소들이 특정한 기능을 수행하도록 구조화되어 있으므로 모듈들로 분할하여 테스트 할 수 있으며 입출력 데이터를 기반으로 동적 테스트 평가 가능하다. 시뮬레이션을 통하여 제안한 기법의 타당성을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.766-767
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• 2013

본 논문에서는 차량 충돌 예방 레이더 시스템-온-칩용 24GHz 믹서(Mixer)를 제안한다. 이러한 회로는 24GHz의 동작주파수를 가지며, Gilbert 셀 구조로 구성된다. 이러한 회로는 TSMC $0.13{\mu}m$ 혼성신호/고주파 CMOS 공정 ($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 제안한 회로는 10.96dB의 변환이득으로 최근 발표된 연구결과 중 가장 우수한 수치를 보였다. 또한 7.62dBm의 우수한 IIP3의 특성과 -43.64dB의 입력/출력 반사손실 (S11/S22) 및 -49.3dB의 LO-RF간 격리 특성 (S12)으로 기존 연구결과 중 가장 우수한 결과를 각각 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.708-709
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• 2013

본 논문에서는 차량 충돌 예방 레이더 시스템-온-칩용 24GHz 믹서(Mixer)를 제안한다. 이러한 회로는 24GHz의 동작주파수를 가지며, Gilbert 셀 구조로 구성된다. 이러한 회로는 TSMC $0.13{\mu}m$ 혼성신호/고주파 CMOS 공정 ($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 제안한 회로는 10.96dB의 변환이득으로 최근 발표된 연구결과 중 가장 우수한 수치를 보였다. 또한 7.62dBm의 우수한 IIP3의 특성과 -43.64dB의 입력/출력 반사손실 (S11/S22) 및 -49.3dB의 LO-RF간 격리 특성 (S12)으로 기존 연구결과 중 가장 우수한 결과를 각각 보였다.

• 대한전자공학회논문지TE
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• 제37권5호
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• pp.56-61
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• 2000

반도체 공정 기술의 발달은 기하 급수적인 집적도의 증가를 가져오고, 이는 한 칩에 시스템을 모두 집적시키는 시스템 온 칩(SoC : System on Chip) 설계가 가능해지고, 이에 따른 설계 방법의 변화를 요구하고 있다. Soc 설계는 시스템에서 설계 사양(Specification)의 정의가 중요한 요소가 되고 있다. 본 논문에서는 MPEG 오디오 복호기에서 사용되는 IMDCT를 시스템 수준의 실행 가능한 설계 사양(Executable Specification)에 의해 설계하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (B)
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• pp.298-302
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• 2008

주어진 작은 크기의 칩 내부에 많은 기능 (예: 멀티미디어, 음성/영상 등)을 작동시키기 위해서는 고집적(high-integration)의 회로가 구현되게 된다. 이러한 고집적 회로는 작동할 때 상당한 양의 전력 소모를 유발하게 되어 결국 배더리 수명을 단축시키는 상황을 가지게 한다. 더욱 심각한 상황은 고 밀도의 칩 안에서의 많은 전력 소모는 열의 발생을 더욱 가속화 시키게 되며, 결국 칩 작동의 신뢰성(reliability)을 상당히 잃게 만든다. 본 연구에서는 칩의 작동에 따른 열 발생으로 유발되는 칩의 온도 상승을 감지하는 센서회로 구현에 관한 것이다. FPGA 칩은 주 목적의 기능을 수행하는 회로들을 구현함과 동시에 추가적으로 열 감지 센서 회로를 구현할 자원을 FPGA가 제공을 해 주어야 하는데, 주목적의 회로 공간(즉, 자원) 사용으로 인해 열 센서 회로 구현 자원이 충분하지 않을 경우나 여러 지역에 사용 가능한 자원이 소규모로 흩어진 경우 등 센서 구현을 위한 자원 탐색 및 구현 가능성에 대해 점검하는 알고리즘이 필요하다. 본 연구는 이러한 알고리즘을 개발하여 그 효용성을 실험을 통해 보이고 있다. 제안한 알고리즘의 특징은 Branch-and-Bound에 기반을 두고 있으며, 알고리즘의 수행 시간 단축을 위한 효과적인 search tree pruning 기법을 제안하고 있다.

• 한국정보과학회논문지:시스템및이론
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• 제35권12호
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• pp.540-551
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• 2008

오늘날 마이크로프로세서의 설계는 전력 소모 문제만이 아닌 온도 문제에서도 자유롭지 않다. 제조 공정의 미세화와 고밀도 회로 집적화가 칩의 전력 밀도를 높이게 되어 열성 현상을 발생시키기 때문이다. 이를 해결하기 위해 제안된 동적 온도 제어 기술은 냉각 비용을 줄이는 동시에 칩의 온도 신뢰성을 높인다는 장점을 가지지만, 냉각을 위해 프로세서의 성능을 희생해야 하는 문제점을 가지고 있다. 본 논문에서는 프로세서의 성능 저하를 최소화하면서 온도를 제어하기 위해 듀얼 레지스터 파일 구조를 제시한다. 온도 제어를 고려하였을 때 가장 관심을 끄는 것은 레지스터 파일 유닛이다. 특히 정수형 레지스터 파일 유닛은 그 빈번한 사용으로 인하여 프로세서 내부에서 가장 높은 온도를 가진다. 듀얼 레지스터 파일 구조는 정수형 레지스터 파일에 대한 읽기 접근을 두 개의 레지스터 파일에 대한 접근으로 분할하는데, 이는 기존 레지스터 파일이 소모하는 동적 전력을 감소시켜 열성 현상을 제거하는 효과를 가져온다. 그 결과 동적 온도 제어 기법에 의한 프로세서 성능 감소를 완화시키는데, 평균 13.35% (최대 18%)의 성능 향상을 확인할 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (A)
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• pp.259-260
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• 2007

• 전자공학회논문지
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• 제50권7호
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• pp.131-139
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• 2013

기존 전기적 상호 연결을 사용한 네트워크-온-칩(Network-on-Chip, NoC)의 전력 및 성능 한계를 보완하고자 광학적 상호연결을 이용하는 하이브리드 광학 네트워크-온-칩(HONoC)이 등장하였다. 하지만 HONoC에서는 광학적 소자 특성으로 인해 서킷 스위칭을 사용함으로써 경로 충돌이 빈번하게 발생하며 이로 인해 지연 시간 불균형의 문제가 심화되어 전체적인 시스템 성능에 악영향을 미치게 된다. 본 논문에서는 경로 충돌을 최소화 시켜 지연 시간을 최적화 할 수 있는 새로운 태스크 매핑 알고리즘을 제안하였다. HONoC 환경에서 태스크를 각 Processing Element (PE)에 할당하고 경로 충돌을 최소화하며, 부득이한 경로 충돌의 경우 워스트 케이스 (worst case) 지연 시간을 최소화 할 수 있도록 하였다. 모의실험 결과를 통해 무작위 매핑 방식, 대역폭 제한 매핑 방식과 비교하여, 제안된 알고리즘이 $4{\times}4$ 메시 토폴로지에서는 평균 43%, $8{\times}8$ 메시 토폴로지에서는 평균 61%의 지연 시간 단축 효과가 있음을 확인할 수 있었다.

• 전자공학회논문지
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• 제53권4호
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• pp.68-75
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• 2016

다중 프로세서 시스템-온-칩(Multi-Processor SoC, MPSoC)에서의 코어 및 IP 개수 증가 추세에 따라 병렬처리와 확장성에 유리한 인터커넥션 구조인 네트워크-온-칩(Network-on-Chip, NoC)이 등장하였다. 하지만 기존 IP를 재활용하기 위해서는 버스 프로토콜과 호환가능한 NoC에서의 지연시간을 최적화하기 위한 연구가 필요하다. 본 논문에서는 버스 프로토콜 호환 가능한 NoC 설계 시, 버스 프로토콜에서 특성이 다른 다수의 트랜잭션 단계에서 유발되는 홉 수와 경로 충돌의 대립관계로 인해 지연시간이 증가하는 문제를 주소 및 데이터 네트워크로 분리 설계함으로써 해결하였다. 모의실험으로 벤치마크 어플리케이션과 무작위 생성한 어플리케이션에서의 실험 결과를 통해 Mesh구조와 TopGen의 비정형 토폴로지와 비교했을 때, 평균 지연시간은 19.46% 및 실행시간은 10.55% 감소하였다.