• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권11호
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• pp.801-805
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• 2009

하드웨어 기반 동적 전압 및 주파수 제어 시스템은 전역 비동기 지역 동기 시스템 설계 방식을 이용하여 동종의 멀티 코어 혹은 이종의 멀티 코어 시스템을 저전력으로 설계하기 위한 핵심 기술 중의 하나이다. 본 논문에서 하드웨어 기반 동적 주파수 제어 시스템의 FPGA 프로토타입 설계를 위해서 동적 주파수 제어기를 제안하고, 이를 FIFO 기반 멀티코어를 이용한 소프트웨어 정의 무선 설계와 네트워크 온 칩 기반의 하드웨어 HPEG2 인코더 설계에 적용하였다. 기존의 단일 주파수 시스템에 비해서 소프트웨어 정의 무선 설계의 경우 성능이 5.9% 하락하였지만, 전력소모는 78% 감소하였다. MPEG2 인코더 설계의 경우에 성능은 0.36% 하락하고 전력소모는 29.1% 감소하였다.

• 전자공학회논문지
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• 제49권9호
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• pp.237-243
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• 2012

최근의 시스템 온 칩 (SoC) 설계 기술의 발전에 따라, 수백개의 임베디드 메모리 코어들이 칩의 대부분의 면적을 차지하고 있다. 그러므로 시스템 온 칩의 수율은 임베디드 메모리 코어들의 수율에 따라 결정된다고 볼 수 있다. 최적의 수리 효율을 가지는 built-in self repair (BISR)을 모든 메모리들이 가지고 있게 된다면 면적의 부담이 너무 크다. 본 논문에서는 이와 같은 면적의 부담을 줄이기 위하여 메모리들을 그룹화 한 후에 비트맵 메모리를 공유하여 면적 부담을 크게 줄이는 방법을 제안한다. 제안하는 비트맵 메모리 공유방법은 built-in redundancy analysis (BIRA)의 면적을 크게 줄일 수 있다. 실험결과를 통해서 보면 제안하는 방법이 면적 부담을 대략 80%정도 줄이는 것을 확인 할 수 있다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.31-38
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• 2011

고속 전송 시스템에 대한 수요가 증가함에 따라 채널의 제한된 대역폭을 극복하기 위한 적응형 등화기가 수신기에 널리 사용되고 있다. 수신기 칩의 테스트 비용을 절감하기 위하여 칩 내부에서 데이터의 아이 열림 정도를 측정할 수 있는 온 칩 eye-opening monitoring (EOM) 기술이 사용될 수 있다. 본 논문에서는 EOM 기능을 탑재한 10Gb/s 적응형 2탭 look-ahead decision feedback equalizer (DFE)를 제안한다. 제안된 EOM 회로는 기존의 방식과 달리 look-ahead DFE의 등화 신호를 모니터링 할 수 있다. 수신 신호의 아이로부터 포스트 커서의 크기를 측정한 후, 등화 계수가 제안된 알고리즘에 의하여 계산된다. 제안된 회로는 90nm CMOS 공정에 설계되었으며 알고리즘과 함께 post-layout 시뮬레이션을 통하여 동작을 검증하였다. DFE 코어논 $110{\times}95{\mu}m^2$의 면적을 가지고 1.2V의 전원에서 11mW를 소모한다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2000년도 춘계학술대회 학술발표 논문집
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• pp.118-121
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• 2000

본 논문에서는 FNNs(feedforwad neural networks)구현을 위한 새로운 학습 방안을 제안하였다. 제안된 방식은 온 칩 학습이 가능하도록 FNNs와 학습회로 사이에 스위칭 회로를 추가하여 단일패턴과 다중패턴 학습이 가능하도록 구현하였다. 학습 회로는 MEBP(modified error back-propagation) 학습 규칙을 적용하였고 간단한 비선형 시냅스 회로를 이용하여 구현하였다. 제안된 방식은 표준 CMOS 공정으로 구현되었고, MOSIS AMI $1.5\mu\textrm{m}$공정 HSPICE 파라메터를 이용하여 그 동작을 검증하였다. 제안된 학습방안 및 비선형 회로는 향후 학습 기능을 가진 대규모의 FNNs 구현에 매우 적합하리라 예상된다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.22-30
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• 2009

네트워크 온 칩 (Network-on-Chip, NoC) 기술은 기존 시스템-온-칩(System-on-Chip, SoC) 설계에서 IP 블록 수 증가와 이에 수반된 상호 연결 네트워크 복잡화 및 데이터 대역폭 제한 등의 문제점을 해결하기 위한 새로운 설계 패러다임이다. 더불어 동작 주파수 증가에 따른 급격한 전력 소모 클럭 신호의 분배와 동기화 문제 역시 중요한 이슈이며, 이에 대한 대안으로 광역적으로는 비동기, 국부적으로는 동기식 (Globally Asynchronous Locally Synchronous, GALS) 인 시스템 설계 방법론이 저전력 기술과 결합되어 에너지 소모를 줄이고 모듈적인 설계를 위해서 고려되어 왔다 GALS 방식의 설계 스타일은 정밀한 시스템 수준 전력 관리를 적용하기 위해 최근 소개되고 있는 전압 주파수 구역 (Voltage-Frequency-Island, VFI) 의 개념과 매우 잘 어울린다. 본 논문에서는 VFI를 적용한 NoC 시스템에서 최적의 전압선택을 통해 에너지 소모를 최소화하는 효율적인 알고리즘을 제시한다. 최적의 코어(또는 처리 소자) 전압과 VFI를 찾기 위해 통신량을 고려한 코어 그래프 분할, 통신-경쟁 시간을 고려한 타일 매핑, 전력 변화량을 고려한 코어의 동적 전압 조절 그리고 효율적인 VFI 병합 및 VFI 동적 전압 재 조절을 포함한다. 본 논문에서 제안한 설계 방법론은 기존 연구결과 대비 평균적으로 10.3%의 에너지 효율 향상이 있다는 것을 실험 결과를 통해 보여준다.

• 한국통신학회논문지
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• 제30권3A호
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• pp.226-232
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• 2005

JTAG 기반 SoC의 디버깅 성능향상을 위한 온 칩 디버깅 유닛(On-chip debugging unit)을 제안하였다. 제안된 디버깅 유닛은 JTAG 모듈, 코어브레이커로 구성된다. JTAG 모듈은 기존의 IEEE 1149.1 표준을 변형하여 효율적으로 설계하였다. SoC 시스템의 집적도가 높아질수록 1회의 디버깅 사이클을 실행하기 위한 반복적인 TAP 명령의 인가가 예상된다. 제안된 디버깅 유닛이 TAP 명령 인가과정의 불필요한 클럭 소모를 최소화하였다. 성능분석 결과 기존의 방식과 비교하여 14% 정도의 디버깅 성능의 증가를 보였고 TAP 컨트롤러 회로의 게이트 수는 50% 정도 감소하였다.

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1899-1907
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• 2013

본 논문에서는 초미세 패턴으로 구성된 칩-온-필름(Chip-on-Film, COF) 패키징 작업에서 발생하는 결함들을 참조영상에 기초하여 효율적으로 검출하고 분류하는 시스템을 제안한다. COF패키징 제작 과정에서 발생하는 치명적인 결함은 개방(open), 일부개방(mouse bite, near open), 단락(hard short) 및 돌기(protrusion, near short, soft short) 등을 포함한다. 이러한 결함을 검출하기 위해서는 기존에 직접 육안으로 식별하거나 또는 전기회로 설계를 이용하는 방법을 사용하였다. 그러나 이러한 방법은 매우 많은 시간과 고비용이 요구되는 단점이 있다. 본 논문에서는 참조영상을 사용하여 효과적으로 결함유무를 판단하고 결함이 발생되는 경우에 결함의 종류를 4 가지 형태로 분류하는 시스템을 제안한다. 제안방식은 검사영상의 전처리, 관심영역 추출, 지역이진분석에 의한 이물 특징 분석과 분류 등을 포함한다. 수많은 실험을 통해, 제안된 시스템은 초미세 패턴을 가진 COF의 결함 검사 및 분류에 대해 기존의 방식에 비해 시간과 경비를 줄이는데 효과적임을 보인다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 춘계학술발표대회
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• pp.29-32
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• 2010

공정이 미세화 될수록 프로세서 상에서의 thermal management는 점점 중요해지고 있다. 칩의 온도가 임계 온도를 넘어 손상되거나, 시스템이 불능이 되는 상황을 방지하기 위해 그 동안 많은 기법들이 소개되어 왔다. 하지만 이러한 기법들은 시스템 전체를 끄거나 느려지게 함으로써 상당한 양의 성능 저하를 가져왔다. 이 논문에서는 프로세서의 가장 중요한 Hotspot인 Register File의 온도 관리를 위한 기법으로 Periodic Mapping을 제안하고, 이를 기존의 기법들과 비교해 본다.

• 한국정보과학회논문지:시스템및이론
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• 제34권5_6호
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• pp.257-266
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• 2007

온 칩 버스에서 중재 방식은 전체 시스템의 성능을 결정하는 중요한 요소 중 하나이다. 전통적인 공유 버스는 다수의 마스터와 단일 중재기 사이의 버스 사용 요청 및 권한 신호에 기반한 마스터 중심의 중재 방식을 사용한다. 마스터 중심의 중재 방식을 사용할 경우 한 순간에 오직 하나의 마스터와 슬레이브만이 데이타 전송을 수행할 수 있다. 따라서 전체 버스 시스템의 효율성 및 자원의 이용률이 감소되는 단점이 있다. 반면, 슬레이브 중심의 중재 방식은 중재기가 각 슬레이브 포트 별로 분산되며, 마스터는 중재 동작 없이 바로 트랜잭션을 시작하고, 다음 전송을 진행시키기 위해 슬레이브의 응답을 기다리는 방식을 취한다. 따라서 중재 동작의 단위가 트랜잭션 또는 단일 전송이 될 수 있다. 또한 다수의 마스터와 다수의 서로 다른 슬레이브 사이에 병렬적인 데이타 전송이 가능하기 때문에 버스 시스템의 효율성 및 자원의 이용률이 증가된다. 본 논문은 슬레이브 중심의 중재 방식을 사용하는 온 칩 버스인 ML-AHB 버스 매트릭스에 다양한 중재 방식을 적용시켜 전체 버스 시스템의 성능을 비교 분석해 보고, 어플리케이션의 특징에 따라 어떤 중재 방식을 사용하는 것이 더 유리한지에 대해 언급한다. 본 논문에서 구현한 중재 방식은 고정된 우선순위 방식, 라운드 로빈 방식 및 동적인 우선순위 방식으로 나뉘며, 마스터와 슬레이브의 특성 별로 각각 실험을 수행하였다. 성능 시뮬레이션 결과, 버스 시스템에서 임계 경로에 있는 마스터의 개수가 적을 경우 동적인 우선순위 방식이 가장 높은 성능을 보였으며, 임계 경로에 있는 마스터의 개수가 많거나, 또는 모든 마스터들의 작업 길이가 동일할 경우 라운드 로빈 방식이 가장 높은 성능을 보였다. 또한 SDRAM과 같이 접근을 위한 지연이 긴 메모리 또는 장치들을 슬레이브로 사용하는 어플리케이션에서는 단일 전송 단위의 중재 방식보다 트랜잭션 단위의 중재 방식이 더 높은 성능을 보였다. 실제 SDRAM의 지연 시간이 1, 2 및 3 클럭 사이클인 경우 각각 26%, 42% 및 51%의 성능 향상을 보였다.