• Proceedings of the KAIS Fall Conference
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• 2008.05a
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• pp.189-191
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• 2008

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 테스트 하기 위해서는 외부 TAM line에 각 스캔체인들을 할당해야 한다. IP 내에 존재하는 스캔체인들은 스캔체인간 레이아웃 거리를 갖게 되며 이 거리가 클럭주기를 넘어가는 경우 체인의 타이밍 위반(Timing violation)이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않도록 체인간 거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.2041-2042
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• 2011

본 논문에서는 회전 스캔 방식을 이용한 테라헤르츠 단층촬영 방법을 제안하였고, 이차원 스캔 방식과 비교하여 회전스캔 단층촬영의 효율성을 연구하였다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.10 no.6
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• pp.1191-1195
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• 2009

We present the efficient test wrapper design methodology considering the layout distance of scan chain. To test the scan chains in SoC, the scan chains must be assigned to external TAM(Test Access Mechanism) lines. The scan chains in IP were placed and routed without any timing violation at normal mode. However, in test mode, the scan chains have the additional layout distance after TAM line assignment, which can cause the timing violation of flip-flops in scan chains. This paper proposes a new test wrapper design considering layout distance of scan chains with timing violation free.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10c
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• pp.640-642
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• 2002

오늘날 포트 스캔과 같은 취약점 분석 도구들의 보급 확대로 인해 공공의 호스트나 개인 호스트들의 침입 사례가 증폭되고 있는 실정이다. 더욱이, 포트 스캔의 공격 형태 또한 나날이 그 기법이 지능화와 더불어 서비스 거부 공격을 이용한 시스템 무력화라는 형태로 발전하고 있어 기존의 시스템으로는 탐지와 대응에 어려움이 가중되고 있다. 따라서 본 논문에서는 이러한 지능적이면서 공격적인 포트 스캔에 대응하여 호스트를 효율적으로 유지할 수 있는 안전한 포트 스캔 탐지 시스템을 제안한다. 본 시스템은 기존의 NIDS 탐지 기법과는 달리 IP와 TCP 소켓 정보를 동시에 활용하여 포트 스캔을 이용한 서비스 거부 공격시에 적절한 대응책으로 동일 IP 주소에 따른 선택적 로그 파일 저장 기법과 해시 알고리즘을 이용한 데이터 저장 기법이라는 제반 사항들을 구현함으로써 현재 대부분의 탐지 시스템들이 간과하고 있는 포트스캔을 통한 서비스 거부 공격에 대한 일정 수준의 보호를 가능하게 하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.05a
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• pp.690-692
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• 2012

This pape presents the efficient test data compression method considering test power dissipation in scan test of IP core. There are many researches about test data compression using scan slice selective encoding except power dissipation. We present the new algorithm that assigns the don't care value to be a minimal hamming distance between adjacent slices. Experimental results show that the power dissipation is reduced.

• Proceedings of the Korean Association of Geographic Inforamtion Studies Conference
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• 2006.05a
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• pp.223-226
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• 2006

본 연구에서는 ALS의 스캔라인 특성을 이용하여 포인트 클라우드를 효율적으로 분리하는 기법을 제시하였다. 이전 연구에서 제시하였던 방식에서 포인트 분류를 위한 쿼리 영역의 제한 기능을 강화시키고 효율적인 메모리 관리를 위하여 쿼리에 사용되지 않는 포인트를 영구 저장하여 메모리로부터 해제하는 기능을 추가하였다. 결과적으로 대용량의 포인트 데이터를 처리하는 동안 속도 저하 현상이 발생하지 않았으며 높은 정확도로 건물 포인트를 분리할 수 있었다.

• Proceedings of the Korean Institute of Resources Recycling Conference
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• 2006.05a
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• pp.74-77
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• 2006

본 연구에서는 스크랩의 선별처리를 고속화하기 위한 방안으로 라인스캔 카메라를 이용한 색도인식 스크랩 선별시스템을 설계 제작하고 제작한 시스템을 이용하여 철 스크랩에 혼합되어 있는 Cu 스크랩을 자동으로 분리하는 시험연구를 행하였다. 스크랩선별 시스템은 크게 측정부, 이송부 및 ejector로 구분되며 이송되어 오는 스크랩 표면의 색도를 인식함으로써 임의로 지정한 특정한 표면색상의 스크랩만을 분리 하도록 되어 있다. 또한 본 연구에서는 선별처리의 고속화에 대응하기 위한 최적의 광원을 도출하기 위하여 주파수 가변 광원시스템을 제작하고 이를 이용하여 최적의 광원을 도출하였다. 도출된 최적의 광원조건하에서 철스크랩중에 혼입되어 있는 Cu 스크랩을 분리하는 선별시험을 행한 결과, 스크랩 이송속도가 15 m/min.에서 90% 이상의 인식효율과 약 75%이상의 분리효율을 나타내어 향후 고효율의 ejecting 시스템이 구현된다면 산업적으로 적용가능성이 매우 높은 것으로 판단되었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.12
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• pp.1045-1054
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• 2002

We present a new low power scan testing and test data compression mothod lot System-On-a-Chip (SOC). The don't cares in unspecified scan vectors are mapped to binary values for low Power and encoded by adaptive encoding method for higher compression. Also, the scan-in direction of scan vectors is determined for low power. Experimental results for full - scanned versions of ISCAS 89 benchmark circuits show that the proposed method has both low power and higher compression.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.10
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• pp.39-44
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• 2008

Scan architecture is very effective design-for-testability technique that is widely used for high testability, however, it requires so much test time due to test vector shifting time. In this paper, an efficient scan test method is presented that is based on the Illinois scan architecture. The proposed method maximizes the common input effect via a scan chain selection scheme. Experimental results show the proposed method requires very short test time and small data volume by increasing the efficiency of common input effect.

• The Journal of the Korea Contents Association
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• v.5 no.1
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• pp.229-236
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• 2005

Testing time and power consumption during testing System-On-a-Chip (SOC) are becoming increasingly important as the IP core increases in a SOC. We present a new algorithm to reduce the scan-in power and test data volume using the modified scan latch reordering. We apply scan latch reordering technique for minimizing the hamming distance in scan vectors. Also, during scan latch reordering, the don't care inputs in scan vectors are assigned for low power and high compression. Experimental results for ISCAS 89 benchmark circuits show that reduced test data and low power scan testing can be achieved in all cases.