• 한국정보통신학회논문지
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• 제19권3호
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• pp.636-644
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• 2015

이 논문에서는 CAM shift알고리즘과 8방향 탐색 위도우를 결합하여 객체의 추적 성능을 향상하는 방법과 추적에 이용되는 프레임의 수를 줄여 연산을 줄이는 방법을 제안한다. CAM shift는 대표적인 색상을 이용한 추적 방법이나 빠른 속도로 이동하는 물체를 추적하기 어려운 단점이 있다. 이를 해결하기 위해 추적 대상을 놓쳐버린 시점에서 마지막으로 추적에 성공한 시점의 정보를 이용하여 8방향 탐색을 실시하여 객체를 찾아 낸 후 CAM shift의 탐색 윈도우를 이동시켜 기존의 CAM shift로는 추적이 불가능한 고속 이동 물체에 대해서도 보다 정확한 추적이 가능하게 되었다. 또한 하드웨어의 발달로 초당 생산되어지는 프레임의 수가 증가하여 불필요한 연산이 증가하게 되었고, 이를 줄이기 위해 추적에 이용되는 프레임의 수를 줄여 연산을 줄여 이 전보다 효율을 높일 수 있었다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.65-70
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• 2008

FIR 필터에서 곱셈기는 대부분의 면적을 차지한다. FIR 필터의 설계시 개별적인 곱셈기 대신 Common Subexpression Elimination(CSE) 알고리즘을 이용하여 덧셈만으로 곱셈기를 구현할 수 있다. CSE방식은 곱셈을 이용하지 않기 때문에 보다 작은 면적으로 필터를 구현할 수 있으나 덧셈에서 발생하는 캐리의 긴 전파 시간으로 인하여 필터 연산시간이 길어지는 단점이 있다. 특히 더해지는 항의 쉬프트가 클수록 부호 확장이 많아지며 부호확장에 의해 덧셈의 면적이 커지고 계산 시간이 길어진다. 본 논문에서는 CSE 알고리즘에서 부호 확장 부분을 제거하는 방법을 제안하며 제안한 알고리즘을 이용하여 주어진 예제를 삼성 0.35u 공정으로 설계하였을 때 기존 설계 방법 보다 면적, 속도, 파워소모에서 각각 17%, 31%, 12% 의 이득이 있음을 보인다.

• 전자공학회논문지
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• 제50권1호
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• pp.157-165
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• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 디지털콘텐츠학회 논문지
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• 제18권1호
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• pp.71-77
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• 2017

가상광고는 컴퓨터 그래픽을 이용하여 스포츠영상과 같은 미디어제작영상에 제품의 이미지, 로고, 선전문구 등을 삽입하는 광고기법이다. 최근 영상처리 기술과 컴퓨터 성능의 상승으로 인해 스포츠영상에 가상광고를 삽입하기 위한 기술적인 요소가 충족되어 영상 내에 가상광고의 삽입이 활발하게 진행되고 있다. 또한 자동적인 가상광고 삽입을 위한 영상 처리 기술이 가상광고 영역에서 중요한 연구 분야로 자리 잡고 있다. 이에 본 논문에서는 스포츠 영상 내에서 자동적으로 가상광고를 삽입하기 위해 영상처리 기법과 기계학습을 활용하여 저정보 영역을 추출하는 방법을 제안한다. 제안 방법은 영상의 밝기 정도를 히스토그램을 통해 분석하고 기계학습 방법을 활용하여 저정보 영역을 추출한다.

• 전자공학회논문지
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• 제51권6호
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• pp.110-116
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• 2014

패턴 매칭 알고리즘은 컴퓨터 네트워크, 유비쿼터스 네트워크, 그리고 센서 네트워크 등을 위한 보안 프로그램에 주로 사용 된다. IT 기술의 발전과 함께 정보의 디지털화가 가속화되면서 네트워크를 통해 전달되는 데이터양이 급증하고 있다. 이에 따라 패턴 매칭 연산의 복잡도도 폭발적으로 증가하고 있다. 따라서 더 많은 패턴을 보다 빠르게 검색할 수 있는 고성능 알고리즘의 개발이 끊임없이 요구되고 있다. 본 논문은 서픽스 트리 기반 패턴 매칭 알고리즘을 새롭게 제안하여 대용량 패턴 매칭 연산의 성능을 높였다. 서픽스 트리는 사전에 정의된 복수 패턴들의 서픽스를 기반으로 생성된다. 이 트리에 쉬프트 노드 개념을 추가하여 기존 패턴 매칭 연산들 중 불필요한 연산의 수행 횟수를 줄였다. 결과적으로 제안하는 구조를 통해 기존 알고리즘 대비 24% 이상의 성능 향상을 이루었다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.

• 전자공학회논문지S
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• 제35S권6호
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• pp.109-118
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• 1998

본 논문에서는 압축 복원된 디지탈 RGB 또는 YCbCr 신호를 NTSC와 PAL 방송 규격에 맞는 휘도 신호와 크로마 신호 또는 영상 복합 신호로 변환 출력하는 기능을 갖는 부호화기를 설계하였다. 부호화기의 비디오 타이밍 신호는 수평 동기 신호, 수직 동기 신호, 블랭킹을 포함하며 또한 비디오를 편집하는 데 편리한 필드인식(identification) 신호를 지원한다. 부호화기는 곱셈기를 사용한 시스토릭 파이프라인 방식 [13] 에 비해 4단 파이프라인 아키텍쳐와 쉬프트-앤-가산기를 사용하여 약40%의 게이트 수를 줄였다. 설계된 부호화기는 $0.65{\mu}m$ SOG(Sea fo Gatearray) 삼중 금속 CMOS 공정 기술을 사용하여 패드를 포함한 전체 칩 면적은 $3.7478mm {\times} 4.4678mm$으로 19,468의 게이트가 집적되었으며 전력 소비는 0.9W이다.

• 전자공학회논문지C
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• 제36C권1호
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• pp.59-65
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• 1999

MPEG-II 기반의 HDTV/DTV Encoder 구성부중 하나인 엔트로피 부호화기(entropy encoder)를 설계하였다. 설계된 엔트로피 부호화기는 생성된 비트스트림이 버퍼에 저장될 경우 버퍼의 고갈을 막기위해 제로 스터핑 블록을 첨가함으로써 9Mbps의 비트율로 출력된다. 또한, AC 계수와 DC 계수 table로 PROM이 아닌 조합회로를 사용하여 회로내부에 Critical path가 발생하지 않도록 하였다. 패커부의 경우 배럴 쉬프트 하나를 사용하여 24비트 단위로 패킹을 하도록 하였으며, 헤더정보 부호화부, 입력정보지연부, 부호화부 그리고 버퍼 제어부로 구성된다. 설계된 회로는 VHDL function 시뮬레이션을 통하여 검증하였고, 설계공정 파라미터로는 $0.8{\mu}m$ Gate Array 설계방식을 적용하여 Gate compiler로 P&R을 수행한 결과 전체 Layout의 핀 수와 Gate수는 각각 235개와 120,000개로 측정되었다.

• 전자공학회논문지
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• 제53권4호
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• pp.106-114
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• 2016

본 논문에서는 VP9 디코더에 대한 행렬 기반의 정수형 역변환 구조를 제안한다. 제안하는 구조는 DCT(Discreste Cosine Transform), ADST(Asymmetric Discrete Sine Transform) 그리고 WHT(Walsh-Hadamard Transform)에 대한 알고리즘을 공유하며 버터플라이구조보다 하드웨어 리소스를 줄이고 제어하기 쉬운 하드웨어 구조이다. VP9 구글 모델 내 정수형 역변환은 버터플라이구조 기반의 정수형 역변환 구조를 가진다. 일반적인 버터플라이구조와는 달리 구글모델 내 정수형 역변환은 각 단계마다 라운드 쉬프트 연산기를 가지며, 비대칭 구조의 사인 변환을 포함한다. 따라서 제안하는 구조는 모든 역변환 모드에 대해 행렬계수 값을 근사하고, 이 계수 값을 이용하여 행렬연산 방식을 사용한다. 본 논문의 기술을 사용하면 역변환 알고리즘에 대한 모드별 동작 공유 및 버터플라이구조에 비해 곱셈기 수를 2배가량 감소시킬 수 있다. 그래서 하드웨어 리소스를 효율적으로 관리가 가능해진다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.58-65
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• 2009

본 논문에서는 캐패시터로 상승 시간과 하강 시간을 조절하고 슈미트 트리거의 스위칭 전압을 이용한 데드 타임 회로를 갖는 고전압 구동 IC (High Voltage Gate Driver IC)를 설계하였다. 설계된 고전압 구동 IC는 기존 회로와 비교하여 온도에 따 른 데드 타임 변동을 약 52% 줄여 하프브리지 컨버터의 효율을 증대시켰으며 캐패시터 값에 따라 가변적인 데드 타임을 가진다. 또한 숏-펄스 (short-pulse) 생성회로를 추가하여 상단 레벨 쉬프트 (High side part Level shifter)에서 발생하는 전력소모를 기존의 회로에 비해 52% 감소 시켰고, UVLO를 추가하여 시스템의 오동작을 방지하여 시스템의 안정도를 향상시켰다. 제안한 회로를 검증하기 위해 Cadence의 Spectre을 이용하여 시뮬레이션 하였고 1.0um 공정을 이용하였다.