• 대한전자공학회논문지
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• 제20권3호
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• pp.6-12
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• 1983

시각 자극을 주었을 때 이에 유발되어 나타나는 전위를 두피에 19개의 전극을 부착하고 측정하여 500Hz의 표본화 주파수로 A/D변환하였다. 이들 전위들의 분포로부터 각 전극의 좌표에 의해서 결정된 웨이팅 매트릭스를 사용하여 전위 분포의 중심점을 구하고 시간에 따른 이동 상태를 5명의 대상인과 4명의 비정상인에 대하여 분석하였다. 정상인에게서는 자극에 의한 시각적 정보가 시신경 경로를 통해서 전기적 신호로 전달되는 형태를 파악할 수 있었고, 비정상인의 경우에는 이러한 현상이 나타나지 않는 것을 발견하였다. 또한 본 연구의 중심점 추적의 방법과 다이폴 소오스 모델, 포인트 소오스 모델과의 관계를 검토 분석하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 C
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• pp.1791-1793
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• 2000

본 연구에서는 다결정 실리콘 박막 트랜지스터(poly-Si TFTs)에서의 소오스 및 드레인 영역 형성을 위해 PSG (phosphosilicate glass)와 BSG (borosilicate glass) 박막을 도핑 물질(dopant)로 하여 저온에서 엑시머 레이저(eximer laser)로 활성화하는 공정을 제안한다. 이 실험을 통해 소스 가스인 $PH_3$와 $SiH_4$의 유량비, 레이저 에너지 밀도와 레이저 조사 횟수를 변화시키면서 면저항(sheet resistance)과 불순물의 확산 깊이(diffusion depth)를 성공적으로 조절하였다. 불순물의 확산 깊이와 표면 농도는 레이저 에너지 밀도와 조사 횟수를 증가시킴에 따라 증가하였으며 그 결과 최소 면저항 값은 인(P)의 경우 450$\Omega/\square$을 얻었고 붕소(B)의 경우 1100$\Omega/\square$을 얻었다. 이러한 실험결과는 제안된 방법을 통해 poly-Si TFTs 에서 소오스, 드레인 영역의 도핑 공정을 수행할 수 있음을 보여준다.

• 대한조선학회논문집
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• 제28권1호
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• pp.12-18
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• 1991

3차원(次元) 탱크내에서의 유체(流體)의 슬로싱 현상(現象)에 관하여 경계적분법(境界積分法)의 패널 방법(方法)을 이용한 경계치(境界値) 문제해법(問題解法)으로 수치계산(數値計算)하였다. Shinkai는 경계요소(境界要素)의 소오스의 세기가 절점(節点) 사이에서 선형변화(線型變化)하도록 계산하였음에 반하여 본 연구에서는 삼각형(三角形)패널마다 일정(一定)한 세기의 소오스를 분포(分布)시켰다. 각(各) 시간(時間)단계에서의 소오스의 세기는 Green 정리(定理)에 의한 제2종(第2種) Fredbolm적분(積分) 방정식(方程式)을 풀어서 구하며, 시간(時間)이 경과함에 따른 수치 계산과 이에 따른 오차(誤差)의 누적을 피하기 위하여 Adam-Bashforth-Moulton 방법(方法)을 이용하였다. 강제조화(强制調和)동요하는 선박의 구형(球形)탱크가 부분적재(部分積載)된 경우에 대하여 수치(數値)계산한 결과, 자유표면(自由表面)의 높이 계산치(計算値)는 Shinkai의 결과와 비교한 바 비교적 적은 시간동안에는 잘 일치하고 있음을 확인하였다. 본 수치 계산방법(方法)의 정도(精度)를 검토하기 위하여 입력(入力) 및 출력(出力) 에너지가 보존(保存)되는지를 확인하여 보았는데, 시간이 경과되면서 약간의 오차가 있지만 문제의 비선형성(非線型性), 모델의 패널수가 작음을 감안할때는 인정할 만한 정확도(正確度)로 판단된다.

• 한국산학기술학회논문지
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• 제7권6호
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• pp.1047-1055
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• 2006

필드이온빔(FIB) 가공기를 써서 초고강도의 벌크다이아몬드를 가공하기 위해 이온 소오스의 종류와 가공 조건에 따른 나노급 미세 선폭의 최적조건을 알아보고 이에 근거한 2차원적인 텍스트의 가공과 3차원적인 박막요소의 가공을 시도하였다. 다이아몬드 기판과 실리콘 기판을 Ga과 $H_2O$ 소오스를 이용하는 FIB를 써서 30 kV 빔 전류를 10 pA $\sim$ 5 nA로 변화시키면서 패터닝하고 이때 각각 20 ${\mu}m$ 길이로 생성되는 선형 패턴의 선폭, 깊이, 에치속도, 에치형상, 깊이선폭비 (aspect ratio)를 확인하였다. 다이아몬드도 실리콘 기판과 마찬가지로 나노급 패턴의 형성이 가능하였다. $H_2O$ 소오스를 채용한 경우가 에치 깊이가 2배 정도 증가하였으며 동일한 가공 조건에서는 실리콘에 비해 다이아몬드의 에치 선폭이 감소는 경향이 있었다. 특히 다이아몬드는 절연성 때문에 차지가 축적되어 가공 중 이온빔이 불안정해지는 문제가 있었으나 차지 중화 모드를 이용하여 성공적으로 sub-100 nm급 선폭의 미세 가공이 가능하였다. 확인된 선폭가공 조건에 근거하여 2차원적으로 0.3carat의 보석용 다이아몬드의 거들부에 300여개의 글자를 FIB를 활용하여 선폭 240 nm정도로 명확히 기록하는 것이 가능하였다. $Ga^+$이온과 30 eV-30 pA로 조건에서 비교적 넓은 선폭과 Z축 depth 고정범위에서 많은 개인정보의 기록이 영구적으로 가능하였으며 전자현미경으로 재생이 가능하였다. 3차원적으로 두께 $1{\mu}m$의 박막요소를 FIB가공과 백금 용접으로 떼어낸 후 FIB가공으로 두께가 100 nm가 되도록 한 후 투과전자현미경을 이용하여 성분 분석을 하는 것이 성공적으로 수행될 수 있었다.

• ETRI Journal
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• 제9권1호
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• pp.118-124
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• 1987

Short channel n-MOSFET의 드레인-소오스 사이의 breakdown은 단순한 접합 breakdown이 아닌 avalanche-induced breakdown으로 p-MOSFET, long channel n-MOSFET의 breakdown 전압보다 훨씬 작은 값을 갖는다. Short channel n-MOSFET의 breakdown의 특징은 current-controlled 부저항 특성(snapback)이 나타나고, 게이트 전압에 따라 breakdown 전압보다 작은 sustainning 전압이 존재한다. 이와 같은 sustainning 전압은 short channel n-MOSFET의 안정한 동작에 또 하나의 제한 요소가 될 수 있다. 따라서 공정 및 회로 시뮬레이션을 위해, short channel n-MOSFET의 avalanche breakdown 현상에 대한 정확한 분석이 요구된다. Short channel n -MOSFET의 avalanche breakdown 현상을 분석하기 위해서Parasitic bipolar transistor를 도입한 분석적 모델을 이용하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.533-536
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• 1998

The electrical characteristics of NMOSFETs with asymmetrical source/drain regions have been expermentally investigated using test devices fabricated by $0.35\mu\textrm{m}$ CMOS technology. The performance degradation for asymmetric transistor and its causes are analyzed. The parasitic resistances, such as series resistance of active regions and silicide junction contact resistance, are distributed in parallel along the channel. Depending on source/drain geometry, the array of those resistances is changed, that results the various electrical properties.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.208-211
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• 1999

Abstract - Electrical characteristics or asymmetric n-MOSFET's with different source and drain geometry are experimently investigated using test structures having various gate width. Saturation drain current and resistance in linear region are estimated by a simple schematic model, which consists of conventional device having parasitic resistor. A comparison of experimental results of symmetric and asymmetric devices gives the parasitic resistance caused by abnormal device structure. The suggested model shows good agreement with the measured drain current for both forward- and reverse-modes.

• 한국해양공학회지
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• 제14권2호
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• pp.53-59
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• 2000

A numerical method to predict responses of very large floating structures in wave is suggested using source-dipole distribution method. The deflection of the plate is calculated by the finite element method in terms of rigidity matrix of each node. The calculated results for a plate are compared with the experimental ones.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.1-7
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• 2006

본 논문에서는 자동 온도 보상 기법을 사용한 on-chip CMOS 내부 전원 전압 발생기를 제안하였다. PMOSFET의 경우, 게이트 바이어스 저압에 따라 온도의 변화에 대한 소오스-드레인간 전류 특성이 달라진다. 제안된 내부 전원 전압 발생기는 서로 다른 게이트 바이어스 전압에 두 개의 PMOSFET를 놓고, 이의 온도에 대한 서로 상이한 소오스-드레인간 전류 특성을 이용하여 내부 전원 전압 발생기 전체의 온도 의존도를 줄였다. 제안된 회로는 동부-아남 $0.18{\mu}m$ 공정을 이용하여 제작되었으며 측정 결과로 내부 전원 전압은 $-10^{\circ}C{\sim}100^{\circ}C$의 범위에서 $-0.49mV/^{\circ}C$의 온도 의존도를 보였으며 $2.2V{\sim}4.0V$의 동작 범위에서 외부 전압에 대하여 내부 전원 전압의 변화는 6mV/V를 나타내었다. 전체 전류소모는 $1.1{\mu}A@2.5V$로 저전력을 구현할 수 있었다.

• 대한전자공학회논문지SD
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• 제37권4호
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• pp.31-37
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• 2000

금속 유도 측면 결정화 (Metal-Induced Lateral Crystallization; MILC)에 의해 저온다결정 실리콘 박막트랜지스터를 형성할 때 Ni박막을 게이트와 소오스/드레인간 경계로부터 거리를 달리하여 형성한 뒤 결정화시킴으로써 소오스와 드레인으로부터 결정화가 진행되어 서로 만나는 경계 면을 채널 내부 외부에 인위적으로 위치시킬 수 있었고 이들의 전기적 특성비교를 통하여 MILC경계가 트랜지스터 특성에 미치는 영향을 고찰할 수 있었다. MILC 경계를 채널 내부로부터 제거시킴으로써 On Current, Subthreshold slope 특성을 향상시킬 수 있었고 누설전류 특성도 크게 향상시킬 수 있었다. 채널 내부에 MILC 경계가 존재할 경우 전기적 스트레스를 인가함에 따라 누설전류의 양이 감소하였고, 전체 감소량은 채널 폭이 넓을수록 증가하였고 채널길이에는 무관하였다.