• Journal of the Institute of Electronics Engineers of Korea CI
• /
• v.43 no.5 s.311
• /
• pp.1-7
• /
• 2006

This paper presents experimental instruction-level current consumption model for low power microcontroller ATmega128. The accessibility of instruction for internal memory decides power consumption of the microcontroller as much as 17% of difference between access instruction and non-access instruction. The power consumption for the given program will be increased in the proportional to the ratio of memory access instruction and lower level memory access in the hierarchy. Throughout the current consumption model, the power consumption can be predicted and optimized in the direction of reducing the frequency memory access. Also, the various optimization methods are introduced in terms of software and hardware viewpoints.

• Proceedings of the KIEE Conference
• /
• 2001.07b
• /
• pp.620-622
• /
• 2001

자성체 코어의 비선형 특성을 이용하여 DC와 AC 전류를 측정하는 Zero-Flux Current Transformer는 정밀 전류 측정용으로 많이 연구되고 있다. Zero-Flux Current Transformer는 DC 대전류 측정에 합당하며 저 전류 측정에 사용될 경우 소모전류, 안정되고 첨예한 필터 제작, magnetic modulator에 의한 zero point drift, 자화 전류가 비대칭일 때 출력 등과 같은 문제가 해결되어야 한다. 그리고 상용으로 사용하기 위하여 Hand-Held Type으로 제작되어야하며 동작시의 소모전류가 작고 정확도가 우수하여야 한다. 본 연구에서는 자화 전류가 비대칭일 때 출력을 zero로 만들기 위하여 사용하는 필터와 복잡한 회로로 구성된 magnetic modulator 부분을 여러개의 peak detector를 사용하여 AC와 DC를 측정하는 클램프미터를 개발하였으며 그 특성에 대한 내용을 기술하였다.

• Journal of IKEEE
• /
• v.12 no.4
• /
• pp.211-216
• /
• 2008

This paper proposes an 8${\times}$8 bit parallel multiplier using MOS current-mode logic (MCML) circuit for low power consumption. The proposed circuit has a structure of low-power MOS current-mode logic circuit with sleep-transistor to reduce the leakage current. The sleep-transistor is used to PMOS transistor to minimize the leakage current. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/50. The designed multiplier is achieved to reduce the power consumption by 10.5% and the power-delay-product by 11.6% compared with the conventional MOS current-model logic circuit. This circuit is designed with Samsung 0.35 ${\mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.37 no.11
• /
• pp.96-104
• /
• 2000

This paper presents a simple method to estimate short-circuit power dissipation for static CMOS logic circuits. Short-circuit current expression is derived by accurately interpolating peak points of actual current curves which is influenced by the gate-to-drain coupling capacitance. It is shown through simulations that the proposed technique yields better accuracy than previous methods when signal transition time and/or load capacitance decreases, which is a characteristic of the present technological evolution. The proposed analytical expressions can be easily applied in such applications as power estimation even when the current expression is changed.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2013.11a
• /
• pp.237-240
• /
• 2013

본 논문에서는 기존 원격 검침 시스템의 불필요한 전류 소모를 줄이고 실시간 유지보수를 실현하기 위한 효과적인 M2M 데이터 송수신 기법을 제안하였다. 명령에 따른 수행시간을 예측하여 통신이 이루어지지 않는 구간에서 CDMA 연결 해제 및 Sleep 전환을 탄력적으로 수행함으로써 전류소모를 최소화 하였으며, 근 실시간 메시지를 이용한 양방향 M2M 기법을 실현하였다. 실험 결과 기존 시스템에 비해 전류소모가 약 17 배 감소하였고, 근 실시간 명령 요청에 대한 빠른 응답을 통해 기존의 단점을 보완한 제안 기법의 우수성을 입증 하였다.

• Journal of IKEEE
• /
• v.9 no.1 s.16
• /
• pp.57-64
• /
• 2005

This paper presents a built-in current sensor(BICS) that detects defects in CMOS integrated circuits using the current testing technique. This circuit employs a cross-coupled connected PMOS transistors, it is used as a current comparator. The proposed circuit has a negligible impact on the performance of the circuit under test (CUT) and high speed detection time. In addition, in the operation of the normal mode, the BlCS does not have dissipation of extra power, and it can be applied to the deep submicron process. The validity and effectiveness are verified through the HSPICE simulation on circuits with defects. The area overhead of a BlCS versus the entire chip is about 9.2%. The chip was fabricated with Hynix $0.35{\mu}m$ 2-poly 4-metal N-well CMOS standard technology.

• Proceedings of the IEEK Conference
• /
• 2005.11a
• /
• pp.723-726
• /
• 2005

GALS (Globally Asynchronous Locally Synchronous) 시스템 기반의 SoC 설계에 필수적인 DI (Delay Insensitive) 데이터 전송방식 중 기존의 전압 모드 기반 설계 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. 이로 인한 전력 소모와 설계 복잡성을 줄이기 위해 N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 전류 모드 다치 논리 회로 기반 설계 방식이 연구되었다. 그러나, static 전력의 비중이 커 데이터 전송 속도가 낮을수록 전력 소모 측면에서 취약하고, 휴지 모드에서도 상당량의 전력을 소비한다. 본 논문에서는 이러한 문제점을 해결할 수 있는 전류 모드 기반 인코더와 디코더 회로를 제안하고, 이에 따른 새로운 전류 인코딩 기법을 설명한다. 마지막으로 기존의 전압 모드 및 전류 모드 방식과 delay, 전력 소비 측면에서 비교 데이터를 제시한다.

• Journal of KIISE:Computer Systems and Theory
• /
• v.27 no.11
• /
• pp.932-939
• /
• 2000

본 논문은 정적 CMOS 회로의 단락 전류로 인한 전력소모와 게이트의 전달 지연시간을 구하기 위한 간단한 방법을 제시한다. 단락전류식은 게이트와 드레인 사이에 존재하는 커플링 커패시턴스의 영사한 후 모형화한 전류 수식을 기반으로 CMOS 회로의 지연 시간을 예측하기 위한 거시모형과 수식들을 제안하였다. 제안된 방법은 시뮬레이션을 통하여 현재의 기술 동향 특성인 신호 천이시간과 부하 커패시턴스가 감소하는 경우에 대해 이전의 연구보다 더욱 정확하고 신속히 예측할 수 있음을 보였다. 또한 제안된 거시 모형은 전류식이 변할지라도 전력소모와 타이밍 수준에서의 지연시간을 계산하는데 쉽게 적용이 가능하다.

• Electronics and Telecommunications Trends
• /
• v.23 no.6
• /
• pp.92-101
• /
• 2008

전원관리 및 전력소모 절감 기술은 휴대폰, 노트북 등의 휴대 기기 사용이 보편화되고 다기능화, 고성능화함에 따라 지속적으로 발전해 왔다. 특히 반도체 소자의 선폭이 나노미터급으로 초미세화 됨에 따라 누설 전류가 급증하고 칩의 처리 성능을 높이기 위해 클록 주파수를 높이면서 스위칭 전류 소모도 증가하므로, 이러한 동적/정적 전력소모 증가를 억제시킬 수 있는 다중 문턱전압 소자, DVFS, sub-threshold, 클록 게이팅, 저전압 회로 기술이 SoC 설계에 점진적으로 적용되고 있다. 이에 본 고에서는 휴대폰용 부품을 중심으로, 무선 통신 기능을 갖춘 기기의 전력소모 요인을 분석하고 배터리 사용시간을 연장시킬 수 있는 저전력 SoC 기술 동향을 살펴보고자 한다.

• Proceedings of the KIPE Conference
• /
• 2010.07a
• /
• pp.113-114
• /
• 2010

정부의 친환경, 에너지절감 정책에 따라 누전차단 기능을 갖는 반도체 IC에 있어서도 고감도의 성능을 가지면서도 전력 소모가 적은 IC의 개발이 요구 되고 있다. 본 논문에서는 산업용 누전차단기(Earth Leakage Circuit Breaker)에 사용되는 핵심 반도체로서 고감도이면서도 저전력 소모를 하는 누전전류 검출 IC의 개발을 수행한다.