Journal of IKEEE (전기전자학회논문지)

Institute of Korean Electrical and Electronics Engineers (한국전기전자학회)
권호 표지

Design of a Built-In Current Sensor for CMOS IC Testing

CMOS 집적회로 테스팅을 위한 내장형 전류 감지 회로 설계

  • Kim, Tae-Sang (Dept. of Electrical and Computer Eng., Kangwon National University) ;
  • Hong, Seung-Ho (Dept. of Electrical and Computer Eng., Kangwon National University) ;
  • Kwak, Chul-Ho (Div. of Electrical and Computer Eng., Chungnam National University) ;
  • Kim, Jeong-Beam (Dept. of Electrical and Computer Eng., Kangwon National University)
  • 김태상 (강원대학교 전기전자정보통신공학부) ;
  • 홍승호 (강원대학교 전기전자정보통신공학부) ;
  • 곽철호 (충남대학교 정보통신공학부) ;
  • 김정범 (강원대학교 전기전자정보통신공학부)
  • Published : 2005.07.01
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Abstract

This paper presents a built-in current sensor(BICS) that detects defects in CMOS integrated circuits using the current testing technique. This circuit employs a cross-coupled connected PMOS transistors, it is used as a current comparator. The proposed circuit has a negligible impact on the performance of the circuit under test (CUT) and high speed detection time. In addition, in the operation of the normal mode, the BlCS does not have dissipation of extra power, and it can be applied to the deep submicron process. The validity and effectiveness are verified through the HSPICE simulation on circuits with defects. The area overhead of a BlCS versus the entire chip is about 9.2%. The chip was fabricated with Hynix $0.35{\mu}m$ 2-poly 4-metal N-well CMOS standard technology.

본 논문에서는 전류 테스팅을 이용하여 CMOS 집적회로에 존재하는 결함을 검출하는 내장형 전류 감지회로를 설계하였다. 이 회로는 일반적인 CMOS 공정으로 구현하였으며 결함전류와 기준전류를 전압으로 변환시켜 시험대상 회로의 결함을 고속으로 검출하며, 미세공정에도 적용가능한 회로이다 제안한 전류 감지회로는 전류원 내장으로 인한 추가적인 전력소모를 문제를 해결하였다. 제안한 회로의 정당성 및 효율성은 HSPICE를 이용한 시뮬레이션으로 그 타당성을 입증하였다. 제안한 전류 감지회로가 칩의 전체 면적에서 차지하는 면적소모는 시험대상회로에서 약 9.2%로, 내장형 전류 감지회로에 의한 면적소모는 무시할 만 하다. 제안한 회로는 Hynix O.35um 2-poly 4-metal N-Well 표준 CMOS 공정으로 제작하였다.

Keywords

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