• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.38 no.2
• /
• pp.1-1
• /
• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• Proceedings of the KIPE Conference
• /
• 2011.11a
• /
• pp.67-68
• /
• 2011

본 논문에서는 Modular Multi-Level Converter(MMLC)의 셀(Cell) 캐패시터(Capacitor) 전압 밸런싱에서 전압맥동 최소화 방법을 제안한다. 암(Arm) 평균 전류를 직류성분으로만 제어 할 경우 기본파 주파수와 2 고조파로 흔들리는 순시전력 항이 셀 캐패시터 전압 맥동을 만든다. 이를 억제 하기위해 암 평균 전류에 2 고조파 교류 성분을 직류성분과 함께 제어하는 방법을 제안한다. 이 방법을 통하여 전압맥동을 줄일 수 있음을 밝히고, 주입되는 2 고조파 전류의 크기와 위상각 계산 방법을 제시한다. 모의실험 결과를 통해 제안된 방법의 유효성을 검증하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2011.05a
• /
• pp.83-86
• /
• 2011

최근 에너지/환경의 문제로 HEV(Hybrid Electric Vehicle)이 대두되고 있는데, HEV를 위한 대표적인 기술로서 제동시 에너지로 발전하여 전기를 회수하는 회생제동이 있다. 회생제동기술은 HEV 뿐만 아니라 건설기기, 하이브리드 버스, 전철, 엘리베이터 등에 폭넓게 활용이 가능하다. 회생제동용 에너지 저장원으로서는 고출력 및 환경특성이 우수한 슈퍼캐패시터가 적합하며, 단일 셀이 아닌 수십 ~ 수백 개의 셀이 모듈로 사용되는 만큼, 모듈화 설계 기술이 필요 하다. 수백 개의 셀을 모듈화하기 위해서 개별 셀의 전압을 모니터링 하는 기술과 충방전 시 밸렌싱 하는 기술, 사용환경에 따라 열 관리 기술이 필요하며, 이들 기능을 수행할 수 있는 통합 시스템을 구비하여 안정성과 성능 향상을 하고자 한다.

• Proceedings of the KIEE Conference
• /
• 2009.07a
• /
• pp.1110_1111
• /
• 2009

최근 광 캐패시터 전극 분야는 고효율과 넓은 응용분야로 인해 주목 받고 있다. 본 연구에서는 carbon, 활성 carbon을 사용하여 캐패시터샘플을 제작 하였고 간단한 샌드위치 구조에 각각의 캐패시터 전극은 $20{\times}15nm$의 셀을 사용하였다. 각 셀들은 제작방법에는 졸겔법이 사용되었다. 각 셀들의 수분 및 기타물질의 제거를 위해 $120^{\circ}C$에서 1시간동안 건조시켰고 $500^{\circ}C$에서 2시간동안 소결처리 하였다. 소결처리로 인한 carbon의 특성변화를 알아보기 위해 XRD분석을 실시하였다. 본 연구에서는 캐패시터의 특성을 파악하기 위해 임피던스 특성을 분석하였고 그에 따른 부수적인 결과들을 기술하였다. active carbon을 사용한 캐패시터의 충방전 특성을 측정하였고 최종적으로 평균 두께 $32{\mu}m$, 입자사이즈 $1\sim4.5{\mu}m$의 캐패시터전극용 샘플($20{\times}15nm$)을 제작하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.38 no.2
• /
• pp.87-94
• /
• 2001

A soft error rate for DRAM was predicted in connection with the leakage current in cell capacitor. The charge in cell capacitor was decreased during the DRAM operation, and soft error retes due to the leakage current were calculated in various operation mode of DRAM. It was found that the soft error rate of the /bit mode was dominant with small leakage current, but as increasing the leakage current memory mode shown the dominant effect on soft error rate. Using the 256M grade DRAM structure it was predicted that the soft error rate was influenced by the change of the cell capacitance, bit line capacitance, and the input voltage sensitivity of sense amplifier, and these results can be used to the design of the optimum cells in the next generation DRAM development.

• Proceedings of the KIPE Conference
• /
• 2012.11a
• /
• pp.197-198
• /
• 2012

본 논문에서는 Modular Multilevel Converter(MMC)의 전 영역 운전을 위한 제어 알고리즘을 제안한다. 이론적으로, MMC 시스템에서 셀 캐패시터 전압 맥동은 출력 주파수에 반비례하고 출력 전류에 비례한다. 따라서 교류 전동기의 기동 토크 인가 또는 저속 운전 시에 각 셀 캐패시터의 전압 맥동이 과도하게 커져 시스템 동작이 불가능하다는 단점이 존재한다. 본 논문에서는 이를 극복하기 위한 방법을 제안하고 실험을 통해 그 유효성을 살펴보도록 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.39 no.4
• /
• pp.1-9
• /
• 2002

The distribution characteristics of data retention time for DRAM was studied in connection with the probability distribution of the cell parameters. Using the cell parameters and the transient characteristics of cell node voltage, data retention time was investigated. The activation energy for dielectric layer growth on cell capacitance, the recombination trap energy for leakage current in the junction depletion region, and the sensitivity characteristics of sense amplifier were used as the random variables to perform the Monte Carlo simulation, and the probability distributions of cell parameters and distribution characteristics of cumulative failure bit on data retention time in DRAM cells were calculated. we found that the sensitivity characteristics of sense amplifier strongly affected on the tail bit distribution of data retention time.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.39 no.4
• /
• pp.26-34
• /
• 2002

A dynamically-allocated topographical model, so-called cell advancing model, has been developed modifying the cell model. Memory requirements are reduced by dynamically allocating completed topography and material information only at surface cells, and setting other cells as a material index. In this paper, this model is presented and verified with applications to etching process by using the analytic model and Monte Carlo model for the incident ion flux, deposition process, and process integration. In case of DRAM cell fabrication process with 5,440,500(130$\times$155$\times$270) cells takes about 22MB memory to represent the topography.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.37 no.7
• /
• pp.7-16
• /
• 2000

This paper reports a methodology and its application for extracting cell capacitances and parasitic capacitances in a stacked DRAM cell structure by a numerical technique. To calculate the cell and parasitic capacitances, we employed finite element method (FEM), The three-dimensional DRAM cell structure is generated by solid modeling based on two-dimensional mask layout and transfer data. To obtain transfer data for generating three-dimensional simulation structure, topography simulation is performed. In this calculation, an exemplary structure comprising 4 cell capacitors with a dimension of $2.25{\times}1.75{\times}3.45{\mu}m^3$, 70,078 nodes with 395,064 tetrahedra were used in ULTRA SPARC 10 workstation. The total CPU time for the simulation was about 25 minutes, while the memory size of 201MB was required. The calculated cell capacitance is 24.34fF per cell, and the influential parasitic capacitances in a stacked DRAM cell are investigated.

• Proceedings of the KIPE Conference
• /
• 2015.07a
• /
• pp.153-154
• /
• 2015

본 논문에서는 보조 스너버 회로가 없는 고효율의 1단 부스트-플라이백 역률개선 컨버터를 제안한다. 제안된 컨버터는 높은 역률을 위한 부스트 역률개선 셀과 전기적 절연을 위한 플라이백 DC-DC 모듈로 구성된다. 입력전력의 일부분은 출력단으로 직접 전달되기 때문에 효율이 증가한다. 그리고 누설인덕터의 에너지가 DC링크 캐패시터에 흡수되기 때문에 별도의 스너버 회로가 필요하지 않다. 제안된 컨버터는 이론적 해석과 100[W]하드웨어 시작품을 제작하여 검증하였다.