본 논문은 비트 매트릭스(bit matrix) 확률 모델과 이를 입력으로 사용하는 개량된 이진 산술부호 알고리즘을 제안한다. 비트들로 이루어진 비트 평면에서 3$\times$3 비트 매트릭스를 정의하였다. 그리고 비트 평면을 조사하여 2연속 혹은 3연속 비트 매트릭스들에 대한 확률모델을 구하였다. 본 연구에서는 3 가지의 확률간격(interval)을 가지는 개량된 이진 산술부호기률 사용하였다. 개량된 이진 산술부호 알고리즘의 장점은 구조가 간결하고 또한 부호화가 진행되는 도중에 결과 비트스트림을 생성하는 특징이 있다. 이진 산술부호기는 2연속 혹은 3연속 비트매트릭스를 입력하여 산술부호화를 수행하도록 한다.
매트릭스 컨버터는 VS떼 비하여 장수명, 입력역률 직접제어 및 에너지 회생 등의 장점을 갖고 있으나, 제어의 복잡성, ride-through 대책 및 낮은 전압이용률 등은 상용화를 위해 해결해야 할 난제이다. 본 논문에서는 SVM를 적용한 매트릭스 컨버터의 설계 및 구현방법을 제안한다. 입력 고조파를 저감시키기 위한 입력필터와 입출력의 과전압 방지와 free-wheeling을 위한 클램프 회로의 설계기법을 제시하고, 고속 DSP와 CPLD를 사용하여 공간벡터 제어 및 4 단계 전류(commutation) 제어를 구현하며, 매트릭스 컨버터의 양방향 스위치 구동을 위한 전용의 전원회로를 설계하여, 최적 구조의 전력회로를 제안한다. 그리고 구현된 매트릭스 컨버터를 유도전동기에 적용하여 성공적인 운전 결과를 얻을 수 있었다.
공진회피설계, 진동응답 크기 및 진동부가응력의 허용치 설계관점에서의 최적설계를 위해 사전에 지정된 동특성을 갖는 구조물을 설계하기 위해서는 초기설계된 구조물의 설계변경이 요구된다. 이와 같은 경우에 초기설계에 대한 해석과 동시에 기준계(base system) 설계변수 변경에 따른 동특성 및 응답변화량을 계산하는 감도해석방법을 적용하면 효율적인 설계변경이 가능하다. 이산화 모델링에 의한 구조계의 동특성 해석에 있어서 전달 매트릭스법(TMM) 및 유한요소-전달매트릭스 결합방법(FETMM)으로 해석가능한 구조계에 대해서는 이 방법들을 적용하는 것이 유한요소법보다 매우 효율적임은 잘 인식되고 있다. 그러나, 동특성 감도해석에 대한 기존의 연구들은 대부분이 유한요소법의 사용을 전제로 하고 있고, TMM 및 FETMM에 의한 동특성 감도해석 연구사례는 찾아보기 어렵다. 본 논문에서는 TMM 및 FETMM에 의한 구조계의 동특성 감도해석방법을 제시하고, 중간구속조건을 갖는 양단 탄성지지보-기둥과 부가계를 갖는 보강판을 예로 해서 수치 실험적 검증을 수행하였다. 이로부터 본 논문에서 제시한 강도해석방법의 타당성과 효율성은 물론 최적 동특성 구조물을 추구하는 재설계 과정에 감도해석 결과를 이용하는 방법이 매우 효율적으로 적용될 수 있음이 확인되었다.
이 논문은 프로젝트 관리 기법으로 널리 알려진 업무분담구조(WBS)에 관해 다루고 있다. 그러나 현재 국내산업에서 사용되고 있는 WBS는 잘못된 형식을 취하고 있다. 이러한 문제점은 WBS의 핵심요소인 물리적 계층 구조(PBS)가 공간 중심적으로 잘못 구축됨으로써 발생한다. 이 논문은 국내 철도 산업에서 작성된 PBS를 예제로 하용하여, 설계 구조 매트릭스(DSM)를 이용하여 기능 중심적 PBS로 새로이 구축하는 방법을 제시한다. 제안된 방법론과 프로세스는 빠른 시간 내에 올바른 PBS를 구축하는데 유용할 것이다.
본 논문은 큐잉 이론을 이용한 멀티 프로세서 시스템-온-칩(MPSoC)의 버스 매트릭스 기반 통신 구조에 대한 성능 예측 기법을 제안한다. 버스 매트릭스 기반 통신 구조는 다양한 설계 인자를 가지고 있어 이에 대한 성능 최적화는 방대한 설계 공간의 탐색을 필요로 하지만, 현재 널리 사용되고 있는 시뮬레이션에 기반한 방법은 많은 시간을 요하기 때문에 점점 짧아지고 있는 시장 적기 출하(time-to-market) 제약 조건을 만족하기 어렵다. 이러한 문제를 해결하기 위하여 본 논문에서는 시뮬레이션보다 훨씬 빠르면서 정확하게 성능을 예측할 수 있는 기법을 개발하였다. 제안한 성능 분석 기법은 고성능의 버스 매트릭스를 위해 사용되는 버스 프로토콜인 multiple outstanding transaction을 고려한다. 또한 지수 분포(exponential distribution)를 이용하여 비현실적으로 메모리 시스템을 모델하였던 기존의 연구들과 달리 실제적인 메모리 시스템 모델을 위하여 일반 분포(general distribution)를 이용하였다. 제안한 성능 예측 기법의 정확도 및 효율성을 검증하기 위하여 무작위로 생성된 버스 트랜잭션들과 4-채널 DVR 예제에 적용하였을 때, 사이클 단위의 정확도를 갖는 시뮬레이션과 비교하여 $10^5$배 이상 빠르면서 평균 94% 이상의 정확도를 갖는 것으로 분석되었다.
본 논문에서는 광대역 버틀러 매트릭스와 위상 천이기를 이용한 하이브리드 빔포밍 안테나 시스템을 제안하고, 이를 설계 및 측정하였다. 기존 $4{\times}4$ 버틀러 매트릭스는 4개의 빔패턴과 낮은 이득 때문에, $8{\times}8$ 버틀러 매트릭스를 사용하게 된다. 이 때 복잡한 구조로 인해 적층 및 양면 패턴으로 설계하게 되며, 이는 비아홀 및 Cross-over 구조에 의한 손실로 성능이 열화되게 된다. 이러한 단점을 극복하고자 제안된 하이브리드 빔포밍 안테나 시스템의 경우, 비아홀 손실로 인한 성능 열화를 최소화하기 위해 단면 패턴으로 구조를 단순화하였다. 또한, 두 개의 위상 천이기를 추가함으로써, 다양한 빔패턴을 제공할 수 있도록 설계하였다. 제안한 안테나 시스템을 이용하여, 16개의 입력조합으로 ${\pm}45^{\circ}$의 빔조향 각도에서 10 dBi 이상의 방사이득을 얻을 수 있었다.
본 논문에서는 4$\times$4 버틀러 매트릭스에 대하여 연구 및 고찰 한다. 셀룰러 대역의 주파수인 824~894MHz대역에서 신호를 균등하게 통과시키고, 위상의 차이를 균일하게 분배시키는 회로로 구현 되었다. 기존의 버틀러 매트릭스는 단층 기판 구조로 구현 되었지만, 본 연구는 다층 기판구조로 설계하여 크기가 보다 더 축소되었다. 마이크로스트립 구조인 $90^{\circ}$ 하이브리드 커플러 대신에 크기를 보다 더 효율적으로 줄이기 위하여 LTCC 커플러를 사용한다. 4$\times$4 버틀러 매트릭스의 설계는 Ansoft사의 Designer V3.5와 HFSS V11을 사용한다. 그리고 시뮬레이션 한 후 실제 제작한 버틀러 매트릭스를 측정하여 비교한 결과 매우 우수한 특성을 얻었다.
본 논문에서는 12비트의 해상도와 65MHz의 변환속도를 가지면서 단일 3.3V의 공급전압으로 동작하는 전류 셀 매트릭스 구조의 CMOS D/A 변환기를 제안하였다. 설계된 CMOS D/A 변환기는 우수한 단조증가성과 빠른 정착시간을 가지는 전류 셀 매트릭스 구조의 장점을 이용하면서 기존의 D/A 변환기의 전류셀 간의 문턱전압의 부정합과 접지선의 전압 강하에 의한 오차를 감소시키기 위해 트리 구조 바이어스 회로, 대칭적 접지선 연결, 캐스코드 전류 스위치를 사용하여 구현되었다. 설계된 전류 셀 매트릭스 12비트 D/A 변환기를 $0.6{\mu}m$ CMOS n-well 공정을 이용하여 제작하였다. 제작된 DAC칩을 +3.3V 단일 공급전원을 이용하여 측정한 결과, 정착시간이 20nsec로써 50MHz의 변환속도와 35.6mW의 전력소모를 나타내었다. 또한 측정된 SNR, DNL은 각각 55 dB, ${\pm}0.5LSB$,${\pm}2LSB$를 나타내었다.
한국광학회 1991년도 제6회 파동 및 레이저 학술발표회 Prodeedings of 6th Conference on Waves and Lasers
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pp.22-22
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1991
광의 병렬처리 능력을 잘 활용한 1$\times$4 매트릭스 스위치의 구조와 전극구조를 설계하고 스위치 특성을 조사하기 위하여 beam propagation method(BPM)를 이용하여 수치계산을 하였다. 기존의 매트릭스 스위치는 대부분의 경우 방향성 결합기를 스위치 element로 이용하여 왔으나 이 결합기는 소자의 길이가 길기 때문에 단일 LinBO3 웨이퍼상에 집적할 수 있는 매트릭스 스위치의 크기가 제한되는 단점이 있다. 본 연구에서는 두 도파로 사이에 세 번째 도파로를 삽입하여 두 도파로를 결합시키는 세 도파로 결합기를 스위치 element로 사용하여 세 개의 스위치 element를 LiNbO3기판위에 직렬로 집적시킨 1$\times$4 매트릭스 스위치를 구성하였다. 스위치 element와 1$\times$4 매트릭스 스위치를 구성하였다. 스위치 element와 1$\times$4 매트릭스 스위치의 특성을 BPM을 사용하여 수치계산할 때 단일 모드 도파로의 유효 굴절을 분포는 n(X) = nm + $\Delta$ncosh-2(2x/w)의 형태로 가정했으며, 사용된 파라미터의 값은 각각 nm=2.1455, $\Delta$n=0.003, W=5$mu extrm{m}$, d=5$\mu\textrm{m}$, λ=1.3$\mu\textrm{m}$ 이고 S-파라메터의 값은 0.95927이므로 단일 모드 도파로가 된다. 계산결과 스위치 element의 결합길이는 3810$\mu\textrm{m}$이며 도파로의 길이가 결합길이와 같을 때 전극에 인가된 전압에 의한 도파로의 굴절을 섭등의 함수로 출력광의 세기를 계산한 결과 스위칭 전압은 14.85volt이고 crosstalk는 -18.9dB였다. 이 스위치 element로 구성된 1$\times$4 매트릭스 스위치는 스위칭 전압을 세 개의 전극에 적절한 조합으로 인가함으로써 한 입력 도파로에 결합된 광이 내개의 출력 도파로중 한 도파로에 스위칭 된다. 한편 수치계산의 결과를 실험적으로 확인하기 위해 스위치 element와 1$\times$4 매트릭스 스위치를 z-cut의 LinbO3 결정에 Ti을 열확산시켜 제작한 소자의 스위칭 특성을 발표할 예정이다.
시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존 ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 $20\%,\;24\%$ 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 $22\%$ 정도 감소하였고, 클럭 주기도 약 $29\%$ 정도 짧아졌다.
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[게시일 2004년 10월 1일]
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