• 한국산업정보학회논문지
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• 제8권1호
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• pp.83-91
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• 2003

본 논문에서는 QPSK 방식을 채용하는 고속 무선 전송 시스템에 적용될 수 있는 all-digital QPSK 복조기에 대해서, 복조기에 소요되는 알고리즘들을 고찰하고 이를 구현하기 위한 H/W구조에 대해서 언급한다. All-digital QPSK 복조기를 구현하기 위해서, 비트 동기를 포착하는 심볼 동기부와 반송파 동기를 포착하는 반송파 동기부가 구현되어야 하는데, 심볼 동기부로는 Gardner 알고리즘을, 반송파 동기부로는 빠른 반송파 포착을 위한 Decision-Directed 동기화 알고리즘을 적용하여 설계, 구현하였다. 설계한 QPSK 복조기를 Altera사의 Design Compiler를 이용하여 CPLD-EPF10K100GC 503-4 칩에 합성해 본 결과 약 2.6 Mbps의 전송속도까지 복조가능하였다. Speed grade 1인 CPLD칩에서 구현하면 5배 정도 고속화가 가능하고, 설계된 all-digital QPSK 복조기를 ASIC으로 구현할 경우 CPLD 속도의 5∼6배 이상 고속화가 가능하므로 약 50 Mbps급 all-digital QPSK 복조가 가능하다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2009년도 추계학술대회
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• pp.59-62
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• 2009

본 논문에서는 UHDTV(Ultra HDTV)를 위한 MPEG-2 TS(Transport Stream)의 다중화 기법 및 다중화 SW 툴의 설계 및 구현에 대해서 기술한다. 대용량의 UHD 비디오를 처리하기 위해서는 당분간 병렬처리에 기반한 코덱 구현이 불가피하며 이로 인해 다수의 비디오 비트스트림 간의 동기화 및 다중화가 요구된다. 본 논문에서는 4K(또는 8K) 해상도의 UHD 비디오가 4개의 화면으로 분할되어 각각 H.264/AVC로 부호화되고, 2 개의 5.1 채널의 오디오가 AC-3로 부호화되는 병렬처리 기반의 UHDTV의 TS 다중화를 고려한다. H.264/AVC를 전송하기 위한 MPEG-2 시스템(Systems) 확장 규격과 AC-3를 다중화하기 위한 ATSC 규격에 따라 PES 패킷화 및 TS 다중화 툴을 설계한다. 본 논문의 다중화 툴은 타이밍 모델을 만족하도록 T-STD(TS Systems Target Decoder)에 정의된 버퍼들의 상태를 모니터링 하면서 다중화 스케쥴링을 수행하고 한 TS 패킷의 전송 시간 단위로 H/W의 실시간 처리를 에뮬레이션(emulation) 한다. 또한 전체 다중화 구조에 있어서 재다중화(Re-multiplexing)의 포함 여부에 따른 장단점에 대해서 고찰한다. 상용 검증 툴 및 재생 툴을 통하여 구현한 TS 다중화 툴의 규격의 적합성 및 그 기능을 검증한다.

• 한국통신학회논문지
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• 제38A권9호
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• pp.792-797
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• 2013

본 논문에서는 강한 광대역정규잡음 환경에서 송신한 확산신호와 수신기에서 발생한 확산신호의 동기에 따른 2비트 비균등 양자화기의 변환손실을 (conversion loss) 분석하고, 이를 통해 변환손실이 최소인 2비트 비균등 양자화기의 출력은 ${\pm}1$, ${\pm}2$이고, 양자화 간격은 재밍 대 신호 전력비로 근사화할 수 있음을 보인다.

• 한국통신학회논문지
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• 제35권5A호
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• pp.504-512
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• 2010

본 논문에서는 무선 USB 칩-셋 내 무선통신시스템단에 적용될 수 있는 6비트 800MS/s 플래쉬 A/D 변환기를 설계하였다. 기존의 A/D 변환기에서 서로 독립적으로 사용되던 오차보정회로단과 동기화단을 하나의 회로로 간소화 시켜서, 하드웨어에 대한 부담을 감소시켰다. 제안한 오차보정회로는 기존의 오차보정회로보다 MOS 트랜지스터의 수를 5개 감소시킬 수 있으며, 오차보정회로 한 개당 면적은 9% 정도 감소하게 된다. 설계된 A/D 변환기는 $0.18{\mu}m$ CMOS 1-poly 6-metal 공정으로 제작되었으며 측정 결과 입력 범위 0.8Vpp, 1.8V의 전원 전압에서 182mW의 전력 소모를 나타내었다. 800MS/s의 변환속도와 128.1MHz의 입력주파수에서 4.0비트의 ENOB을 나타내었다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.

• 전기전자학회논문지
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• 제17권3호
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• pp.248-253
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• 2013

주파수 판별기는 주파수를 디지털 비트 신호로 변환해주는 회로로서 변조기, 동기화 회로 등에 쓰인다. 본 논문에서는 여러 종류의 일차, 이차 주파수 판별기의 구조를 모델링하고 양자화 잡음 성능을 분석하며, 새로운 구조의 델타-시그마 주파수 판별기 구조를 제안한다. 이론적 분석과 유도된 수식으로부터 출구 잡음을 구하고 모의실험으로 타당성을 검증하였다. 제안된 주파수 판별기는 전 디지털 회로로서 전 디지털 위상 잠금 루프의 궤환 경로에 적용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.218-222
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• 2001

본 논문에서는 B-WLL 상향링크 수신기용 심볼 및 위상 동기 회로를 설계하였다. B-WLL 상향링크는 버스트 전송 방식이고, 변조 방식은 QPSK를 사용한다. 본 연구에서는 심볼율을 2.5 Msymbol/sec로 가정하였고, 디지털 Up/Down Converter를 이용한 IF 대역은 20 [MH]를 사용하였다. 수신필터는 25 탭, 7 비트 계수를 가지는 FIR 필터로 설계하였다. 심볼 타이밍 복구 회로는 Gardner 알고리즘을 이용하여 설계하였으며, 반송파 복구는 결정 지향 알고리즘을 이용하여 설계하였다. 설계된 알고리즘은 VHDL로 코딩되어 FPGA에 구현되었다. 실험에 사용된 FPGA는 ALTERA사의 APEX20KE 시리즈의 60만 게이트 FPGA이다. 구현된 복조기의 성능을 평가하기 위하여 모의실험 결과와 구현 결과를 비교하여 제시하였다. 그 결과로 주파수 오프셋과 위상 오프셋이 있는 경우에도 심볼 타이밍 복구 회로는 잘 동작을 하였으며, 주파수 오프셋이 심볼율의 0.12%까지 위상 동기회로가 잘 동작하였다.

• 한국전자파학회논문지
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• 제14권12호
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• pp.1248-1255
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• 2003

본 논문에서는 QPSK 방식을 채용하는 고속 무선 전송 시스템에 적용될 수 있는 Zero-Crossing IF-level QPSK 복조기에 대해서, 복조기에 소요되는 알고리즘들을 고찰하고 이를 구현하기 위한 H/W구조에 대해서 언급한다. Zero-Crossing IF-level QPSK 복조기를 구현하기 위해서, 비트 동기를 포착하는 심볼 동기부와 반송파 동기를 포착하는 반송파 동기부가 구현되어야 하는데, 심볼 동기부로는 Gardner 알고리즘을, 반송파 동기부로는 빠른 반송파 포착을 위한 Decision-Directed 동기화 알고리즘을 적용하여 설계, 구현하였다. 설계한 QPSK복조기를 Altera 사의 Design Compiler를 이용하여 CPLD-FLEX10K 칩에 합성해 본 결과 약 2.6 Mbps의 전송속도까지 복조 가능하였다. 설계된 Zero-Crossing IF-level QPSK 복조기를 ASIC으로 구현할 경우 CPLD속도의 5∼6 이상 고속화가 가능하므로 약 10 Mbps급 Zero-Crossing IF-level QPSK 복조가 가능하다.

• 한국통신학회논문지
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• 제25권1B호
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• pp.1-7
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• 2000

일반적으로 일차원 광부호분할 다중접속 시스템은 광직교코드를 사용하여 부호화와 복호화를 수행하지만 이차원 광부호분할 다중접속 시스템에서는 병렬 데이터의 전송을 위하여 이차원의 광직교패턴코드를 사용하여 부호화와 복호화를 수행한다. 이 때 사용되는 광직교패턴코드는 자기상관값과 상호상관값 특성이 좋아야 하지만, 송수신단간의 시간에 대한 정보나 패턴의 동기화가 보장된다면 자기상관값에 대한 조건을 완화시킬 수 있으며 생성할 수 있는 패턴코드의 수도 늘어나게 된다. 본 논문에서는 2차원 데이터의 병렬전송을 위한 광부호분할 다중접속 시스템을 소개하고 2차원 패턴코드의 생성방법에 대하여 알아보며 제시된 생성방법에 대하여 다른 사용자의 간섭잡음에 의한 확률밀도함수와 그에 다른 각 패턴코드의 비트오율을 유도한다. 임계치 및 동시사용자수에 대한 비트오율을 통해 시스템의 성능을 확인하여 최적의 광직교패턴코드 생성의 조건을 제안한다.

• 한국정보처리학회논문지
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• 제3권7호
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• pp.1868-1879
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• 1996

현재 이동통신시스템의 내부 프로세서간 통신망은 메쉬 토폴로지 형태의 단일 버 스를 이용하기 때문에 앞으로 B-ISDN과 연계될 대용량의 트래픽 처리에 한계가 있다. 또한, 이동통신시스템에서는 일반 ATM망에서의 고정 길이가 아니니 가변 길이 패킷을 사용하고 있으므로 ATM스위치를 그대로 이용할 수는 없다. 일부의 구현에서 가변길이 를 지원하는 스위치를 제시하고 있으나, 내부 동기화를 위한 전처리, 비트 지연 등의 문제가 있다. 본 논문에서는 추가적인 처리없이 가변길이의 패킷을 처리할 수 있는 경합집속기를 설계하였다. 또한 제안된 경합집속기는 입력 인터페이스에서 패킷 시작 신호를 위한 지연이 없다. 따라서, 효율적으로 패킷을 처리해 줄 수 있으며, 기존의 경합집속기에 N 비트 시간의 지연이 걸리던 것을 $\ulcornerlog2N\lrcorne＋1$ 비트 시간 정도로 감소 시켰다. 이에 따라 가변 길이 넉아웃 스위치를 적용한 부분 메쉬 토폴로지의 버스 구 조의 이동통신시스템은 B-INDN망과 연계된 대용량의 트래픽을 처리할 수 있을 것으로 기대된다.