A Design of All-Digital QPSK Demodulator for High-Speed Wireless Transmission Systems

고속 무선 전송시스템을 위한 All-Digital QPSK 복조기의 설계

High-speed QPSK demodulator has been in important design objective of any wireless communication systems, especially those offering broadband multimedia service. This paper describes all-digital QPSK demodulator for high-speed wireless communications, and its hardware structures are discussed. All-digital QPSK demodulator is mainly composed of symbol time circuit and carrier recovery circuit to estimate timing and phase-offsets. There are various schemes. Among them, we use Gardner algorithm and Decision-Directed carrier recovery algorithm which is most efficient scheme to warrant the fast acquisition and tacking to fabricate FPGA chip. The testing results of the implemented onto CPLD-EPF10K100GC 503-4 chip show demodulation speed is reached up to 2.6[Mbps]. If it is implemented a CPLD chip with speed grade 1, the demodulation speed can be faster by about 5 times. Actually in case of designing by ASIC, its speed my be faster than CPLD by 5 times. Therefore, it is possible to fabricate the all-digital QPSK demodulator chipset with speed of 50[Mbps].

본 논문에서는 QPSK 방식을 채용하는 고속 무선 전송 시스템에 적용될 수 있는 all-digital QPSK 복조기에 대해서, 복조기에 소요되는 알고리즘들을 고찰하고 이를 구현하기 위한 H/W구조에 대해서 언급한다. All-digital QPSK 복조기를 구현하기 위해서, 비트 동기를 포착하는 심볼 동기부와 반송파 동기를 포착하는 반송파 동기부가 구현되어야 하는데, 심볼 동기부로는 Gardner 알고리즘을, 반송파 동기부로는 빠른 반송파 포착을 위한 Decision-Directed 동기화 알고리즘을 적용하여 설계, 구현하였다. 설계한 QPSK 복조기를 Altera사의 Design Compiler를 이용하여 CPLD-EPF10K100GC 503-4 칩에 합성해 본 결과 약 2.6 Mbps의 전송속도까지 복조가능하였다. Speed grade 1인 CPLD칩에서 구현하면 5배 정도 고속화가 가능하고, 설계된 all-digital QPSK 복조기를 ASIC으로 구현할 경우 CPLD 속도의 5∼6배 이상 고속화가 가능하므로 약 50 Mbps급 all-digital QPSK 복조가 가능하다.