• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.11
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• pp.83-88
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• 2008

In this paper, a new scheduling method considering bit-level delays for high-level synthesis is proposed. Conventional bit-level delay calculation for high-level synthesis was usually limited for specific resources. However, we have developed an efficient bit-level delay calculation method which is applicable to various resources, in this research. This method is applied to scheduling. The scheduling algorithm is based on list scheduling and executes chaining considering bit-level delays. Furthermore, multi-cycle chaining can be allowed to improve performance under resource constraints. Experimental results on several well-known DSP examples show that our method improves the performance of the results by 14.7% on the average.

• Proceedings of the KIEE Conference
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• 2004.07d
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• pp.2662-2664
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• 2004

레이저 시스템의 정밀한 동작시점 제어를 위해서 초정밀 동기용 시간 지연 발생기(time delay generator)를 제작하였다. 제작된 장치는 8 비트 delay line IC를 조합하여 구현하였으며 사용자 프로그램에서 지연 시간과 펄스폭을 설정할 수 있도록 하였다. 또한 RS232 통신 방식으로 설정 값을 전달할 수 있도록 하였고 모듈 단위로 2 개의 채널을 사용할 수 있도록 하였으며 7 비트 어드레싱 방식의 $I^2C$(Inter IC Bus)를 이용할 경우 최대 127 개의 모들을 동작시킬 수 있도록 하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.21-23
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• 2000

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행방식의 하나로 인식되어 졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러 가지 연산수행에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈이 혼합되어 일T는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널들이 임의의 도달시간에 대해 회로의 도달시간을 최적화 한다. 또한, 우리는 최적 지연시간의 캐리-세이브 가산회로를 생성하는 효율적인 알고리즘을 제안하였다. 우리는 이러한 최적화 방법을 여러 고속 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 5%에서 30%사이의 수행시간 향상을 가져왔다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.11a
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• pp.38-41
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• 2011

최근 HD급 이상의 해상도를 가지는 영상을 위한 차세대 코덱 표준이 연구되고 있다. 이 코덱의 특징은 압축효율을 증가시키기 위해서 시간을 많이 소모시키는 복잡한 툴들을 많이 채택하고 있다는 점이다. 이는 실시간 방송에 대한 부담감으로 작용되기 때문에, 표준을 재정하는 전문가들은 속도 개선을 위한 병렬화 연구 또한 동시에 진행을 하고 있다. 병렬화 방법 중 슬라이스 단위 병렬화와 모듈 내부 병렬화가 대표적으로 논의되고 있지만, 이 두 가지 방법은 각각 시간 지연과 추가 비트 할당이라는 단점이 있기 때문에 이를 극복하기 위한 새로운 병렬화 기법이 요구되고 있다. 본 논문에서는 시간 지연과 추가비트 할당을 극복 가능한 병렬화 기법을 연구하였는데, HEVC 코덱의 구조 분석을 통해 어떻게 병렬화 해야 단점을 극복할 수 있는지 알아보고 단점을 극복한 병렬화 기법이 속도 개선을 할 수 있는지 시간 분석을 통해 알아본다. 본 논문에서는 구조 분석을 통해 알아낸 CU 단위 병렬화 기법을 제안하고 CU 단위 병렬화 기법을 HEVC Test model reference software 2.1 decoder에 적용하여 Full HD 영상에 대해 Lowdelay에서 평균 19.83%의 속도 개선을 얻었으며, Randomaccess에서 평균 22.63%의 속도 개선을 얻었다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.28 no.11
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• pp.924-927
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• 2017

This paper presents a 6~18 GHz 8-bit true time delay (TTD) circuit. The unit delay circuit is based on m-derived filter with relatively constant group delay. The designed 8-bit TTD is implemented with two single-pole double-throw (SPDT) switches and seven double- pole double-throw (DPDT) switches. The reflection characteristics are improved by using inductors. The designed 8-bit TTD was fabricated using $0.18{\mu}m$ CMOS. The measured delay control range was 250 ps with 1 ps of delay resolution. The measured RMS group delay error was less than 11 ps at 6~18 GHz. The measured input/output return losses are better than 10 dB. The chip consumes zero power at 1.8 V supply. The chip size is $2.36{\times}1.04mm^2$.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.9A
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• pp.1516-1524
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• 2001

현재 ATM망, giga-bit 이더넷, fast 이더넷 그리고 프레임-릴레이와 같은 고속 전송 망 구축 기술이 발전함에 따라 다양한 소비자 욕구를 촉진시키고 있다. 특히, 다양한 멀티미디어 서비스의 환경에서는 다중화되는 개개의 기본 스트림들에 대한 특성이 더욱 가변적임에 따라, 이를 효과적으로 다중화하여 망에 적응 및 연동시키는 기술은 필수적이다. 본 논문에서는 이와 같은 응용 환경을 고려하여 가변 비트율로 부호화 및 다중화하여 전송되는 과정에 있어서 지나친 전송 대역폭의 낭비를 초래하지 않고 다중화 전송 기법을 제안한다. 가변 비트율로 부호화된 기본 스트림의 각 액세스 단위에 대해 부과되는 지연 크기에 의한 제한 조건 관계식을 정의하고, 이것을 바탕으로 라이브 멀티미디어 서비스를 제공하는 효과적인 두 가지 방안을 제안한다. 제안한 방법은 각각 시간적 측면만을 고려한 방법과 시간/공간적 측면을 동시에 고려한 방법으로 나누어 제안한다. 부호화된 Star-wars 데이터 트레이스를 이용한 모의 실험에서 제안된 방식은 크게 다중화 전송 스트림의 첨두율, 변화율 계수 그리고 유효 대역폭 측면에서 성능을 크게 개선시킴을 확인한다. 그리고, 저 지연을 갖는 멀티미디어 서비스에 대해 상대적으로 우수한 성능이 나타남을 확인한다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.664-666
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• 2002

현대의 Deep-Sumicron Technology(DSM)에서 배선은 논리 구성 요소들보다 더욱 중요한 위치를 차지 하게 되었다. 최근에, [2]는 연산 회로를 합성하기 위해 비트 단위의 최적 지연시간의 partial product reduction tree(PPRT)를 생성하는 방법을 제시하였고, 이는 현재의 최적 지연시간을 갖는 회로를 능가한다. 그러나, [2]를 포함하는 기존의 합성방법에서는, 합성의 복잡함이나, 배선에서 발생하는 여러가지 예상치 못하는 문제등으로 인하여 최종 배선을 고려하지 못하는 회로를 생성하며, 이는 길고 복잡하며, 특정한 부분에 밀집 되어 있는 배선을 형성하는 결과를 낳게 된다. 이러한 제한점을 극복하기 위하여, 우리는 carry-save-adder(CSA)를 이용한 새로운 모듈 함성 알고리즘을 제시한다. 이는 단지 상위 단계에서의 회로의 지연시간만을 고려한 알고리즘이 아니라, 이후의 배선을 고려하여 최종 배선에서 규칙적인 배선 토폴로지를 생성한다.

• Journal of Korea Society of Industrial Information Systems
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• v.20 no.6
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• pp.21-27
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• 2015

We analyze the problem that is occurring when using parity mode transformation required for 9 bit serial communication under Linux environment and propose the solution. The parity mode change is used for 9 bit serial communication in the Linux that by nature supports only 8 bit serial communication. delay (around OS tick) arises. Our analysis shows that the cause is minimum length of waiting time to transmit data remained in Tx FIFO buffers. A modified Linux serial driver proposed in this paper decreases the delay less than 1ms by using accurate time delaying. Despite various system communication interfaces, enormous existing standards and system have adopted RS-232 serial communication, and the part of them have communicated by 9bit serial.

• Korean Journal of Optics and Photonics
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• v.18 no.2
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• pp.162-166
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• 2007

In this paper, we propose a WDM optical true time-delay (OTTD) beam former for phased way antenna (PAA) systems. It is composed of a delay lines matrix and a multiwavelength source with discrete DFB laser diodes. The building block of a delay lines matrix is a $2\times2$ optical MEMS switch with proper fiber-optic delay line connected between cross ports. A $4\times3$ matrix using four DFB lasers has been fabricated with unit time-delay difference of 12 ps. Maximum time-delay error was measured to be -1.74 ps and +1.14 ps at a radiation angle of $46.05^{\circ}$, corresponding to error range of $-2.87^{\circ}\sim+1.88^{\circ}$. By measuring time-delays at six different RF frequencies from 5- to 10-GHz, we verified the true time-delay characteristic of our OTTD.

• Aerospace Engineering and Technology
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• v.11 no.2
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• pp.96-102
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• 2012

Recently, interests about frame error reduction method, using multiple PCM data which are received at several ground stations, are increasing. Simple data merge method is already applied to data processing system at Naro Space Center and have been used in the first and the second flight test analysis of KSLV-I. This paper is focused on error reduction with error correcting merge algorithm and time-delayed data correction algorithm. Result of applying the proposed algorithms to the flight test data shows 1.32% improvement in error rate, compared to simple-data-merge method. It is considered that presented algorithms could be very useful in generating various telemetry merge data.