• 대한전자공학회논문지SD
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• 제45권2호
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• pp.101-111
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• 2008

본 논문은 40Gb/s급 광통신 시스템에서 사용되는 고속 리드-솔로몬(RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개하고 RS 복호기 기반의 고속 FEC구조를 제안한다. 특히 높은 데이터처리율과 적은 하드웨어 복잡도를 가지고 있는 차수 연산 블록이 제거된 pDCME 알고리즘 구조를 소개한다. 제안된 16채널 RS FEC구조는 8개의 신드롬 계산 블록이 1개의 KES 블록을 공유하는 8 채널 RS FEC구조 2개로 구성되어 있다. 따라서 4개의 신드롬 계산 블록에 1개의 KES블록을 공유하는 기존의 16채널 3-병렬 FEC 구조와 비교하여 하드웨어 복잡도를 약 30%정도 줄일 수 있다. 제안된 FEC 구조는 1.8V의 공급전압과 $0.18-{\mu}m$ CMOS 기술을 사용하여 구현하였고 총 250K개의 게이트수와 5.1Gbit/s의 데이터 처리율을 가지고 400MHz의 클럭 주파수에서 동작함을 보여준다. 제안된 면적 효율적인 FEC 구조는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC 구조 등에 바로 적용될 수 있을 것이다.

• 전자공학회논문지
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• 제50권5호
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• pp.102-111
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• 2013

본 연구에서는 4K UHD($3840{\times}2160$) 영상을 실시간 복호화하기 위한 $4{\times}4$ 블록 병렬 보간 H.264/AVC 움직임보상기를 제안한다. 연산처리 성능을 향상시키기 위해 보간 연산을 $4{\times}4$ 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 $9{\times}9$개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, $4{\times}4$ 블록 병렬 보간 필터는 3단(수평 수직 1/2부화소, 대각선 1/2부화소, 1/4부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13um 공정에서 시뮬레이션한 결과, 161K게이트의 H.264/AVC 움직임보상기는 동작주파수 150MHz에서 4K UHD급 동영상을 초당 72프레임으로 실시간 처리하는 성능을 보였다.

• 방송공학회논문지
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• 제14권2호
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• pp.134-143
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• 2009

본 논문에서는 양방향 다중 중계기 채널(two-way multiple relay channel)에서의 중계기 선택 기법을 제안한다. 양방향 다중 중계기 채널에서는 2명의 사용자가 다수의 중계기의 도움을 받아 서로 정보를 주고받는다. 단방향 중계 채널에서와 같이 중계기는 복호화 재전송 프로토콜 또는 증폭 재전송 프로토콜을 기반으로 정보를 중계하며, 정보 전송에 필요한 채널 자원을 줄이기 위해 정보의 결합 과정을 추가로 적용한다. 특히, 중계기가 다수인 환경에서는 정보 전송 경로의 수가 증가함으로 인해 다이버시티 이득이 증가한다는 것이 알려져 있다. 따라서 본 논문에서는 다수의 중계기 중 채널 조건을 바탕으로 가장 좋은 중계기를 선택하는 기법을 제안하고 이를 통해 다이버시티 이득의 향상을 확인한다. 우선, 중계기들은 핸드셰이킹(handshaking) 과정을 이용하여 채널 정보의 크기를 얻고, 이를 바탕으로 데이터의 전송이 이루어지기 전에 분산된 방식으로 최적의 중계기 선택이 이루어진다. 중계기 선택 기준은 각각의 사용자와 중계기 간 일시적 채널 이득을 바탕으로 사용자-사용자 간(end-to-end) 경로 조건의 최대값을 계산하는 메트릭(metric)을 사용한다. 또한, 전송량을 계산하기 위해 자동반복요구(automatic repeat request, ARQ)를 사용한 알고리즘을 제안하고, 이를 통해 전송량을 분석한다. 모의실험을 통해, 제안된 중계기 선택 기법은 사용 가능한 중계기의 수가 증가함에 따라 전송량이 증가함을 보이고, 사용 가능한 중계기의 개수에 해당하는 다이버시티 이득을 얻을 수 있음을 보여준다.

• 정보보호학회논문지
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• 제11권5호
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• pp.17-30
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• 2001

본 논문에서는 타원곡선 암호시스템에 필요한 스칼라 곱셈기를 $GF(2^{163})$의 standard basis상에서 구현하였다. 스칼라 곱셈기는 래딕스-16 유한체 직렬 곱셈기와 유한체 역수기로 구성되어 있다. 스칼라 곱셈을 계산하기 위해서는 유한체 곱셈, 덧셈과 역수의 계산이 필요하지만, 기존의 스칼라 곱셈기는 이러한 스칼라 곱셈을 유한체 곱셈기만으로 계산하였으므로 역수를 계산하는데 많은 시간을 소모하였다. 따라서, 본 논문의 중요한 특징은 가장 많은 연산시간을 필요로 하는 역수 연산을 빠르게 계산하기 위해 유한체 역수기를 추가 사용한 것이다. 유한체 역수기는 기존의 많은 구현 사례 중 두 번의 곱셈 시간이 소요되는 확장 유클리드 알고리즘(Extended Euclid Algorithm)을 이용하였다. 본 논문에서 구현한 유한필드 곱셈기와 역수기는 하드웨어 구조가 규칙적이어서 확장성이 용이하고, 파이프라인 구조와 하드웨어 리소스의 재활용을 이용해 계산과정에서 100%의 효율(throughput)을 발휘할 수 있는 구조를 가지고 있다. 스칼라 곱셈기는 현대전자 0.6$\mu\textrm{m}$ CMOS 공정 라이브러리인 IDEC-C631을 이용하여 예측한 결과 최대 140MHz까지 동작이 가능하며, 이때 데이터 처리속도는 64Kbps로 163bit 프레임당 2.53ms 걸린다. 이러한 성능의 스칼라 곱셈기는 전자서명(Digital Signature), 암호화 및 복호화(encryption & decryption) 그리고 키 교환(key exchange)등에 효율적으로 사용될 수 있을 것으로 여겨진다.

• 전자공학회논문지
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• 제50권4호
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• pp.9-16
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• 2013

LTE (long term evolution) 및 LTE-A (LTE-Advanced) 시스템에서는 폐회로 기반의 다중 안테나 기술이 적용되었으며, 최대 비 전송 방식 (maximum ratio transmission, MRT) 보다 성능은 감소되지만, 동 이득 (equal gain) 특성을 유지할 수 있는 동 이득 전송 (equal gain transmission, EGT) 코드북을 채택하고 있다. 본 논문에서는 LTE 및 LTE-A 시스템에서 사용되는 코드북보다 성능을 향상시킬 수 있는 차분 코드북을 제안한다. 특히 동 이득 특성을 그대로 유지하면서 LTE 시스템의 코드북 요구조건을 모두 만족시키는 코드북을 제안한다. 코드북을 구성하는 코드워드들의 인자들 (elements)이 8-PSK(phase-shift keying) 성운 (constellation) 만을 사용하므로, 선부호화 및 복호 시 계산량이 낮아지는 LTE 코드북의 장점을 그대로 유지할 수 있다. 동 이득 성질은 특히 상향 링크에서 첨두 전력 대 평균 전력비 (PAPR)에 상당한 영향을 미치므로 매우 중요하다. 본 논문에서는 각 송신 안테나에 동 이득을 유지하는 성질을 이용한 새로운 차분 코드북을 제안하고, 동작원리를 회전 로크 구조로 설명한다. 컴퓨터 시뮬레이션을 통한 성능 분석에서, 동일한 피드백 비트 수를 갖는 같은 크기의 코드북에서 제안하는 차분 코드북은 기존 LTE 코드북보다 최소 0.9dB 성능 향상을 보인다.

• 한국통신학회논문지
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• 제36권6A호
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• pp.592-600
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• 2011

본 논문에서는 상황인식(CR: Cognitive Radio) 시스템에서 CR 시스템이 우선사용자와 spectrum leasing 관계에 있을 때 간섭을 많이 주는 사용자를 선택하고 이들에게 선택적으로 부분공간 간섭정렬방식을 적용해 우선사용자와 CR 사용자에게 모두 데이터 전송을 가능케 하는 방식을 제안하였다. 각 기지국들은 사용자의 간섭 신호량을 가지고 자신의 기지국에서 요구하는 복호 가능한 SINR(signal-to-interference ratio)를 넘지 않도록 주변 셀의 간섭신호가 큰 사용자들을 순환적으로 선택하고 이들에게 선택적으로 부분공간 간섭정렬방식을 적용하는 방법이다. 제안된 방법으로 모든 사용자들은 다른 간섭에 대한 제약 없이 통신이 가능하게 된다. 전산모의실험으로 제안한 방법은 선택적 간섭정렬을 적용 안 하는 방법보다 합 용량에서 약 350% ~400% 증가함을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.125-128
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• 2011

본 논문에서는 한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 블록암호 알고리즘 HIGHT의 효율적인 하드웨어를 구현하였다. HIGHT 알고리듬은 USN과 RFID와 같은 유비쿼터스 환경에 적합하도록 개발되었으며, 128 비트 마스터 키를 사용하여 64 비트 평문을 64 비트 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계 최적화를 하였다. $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용한 합성결과, HIGHT64 코어는 3,226 게이트로 구현되었으며, 80-MHz@2.5-V로 동작하여 150-Mbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제34권8A호
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• pp.640-647
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• 2009

IEEE 802.11i에서는 기존의 802.11a,b,g가 가지고 있던 보안상 문제점을 보완하기 위해서 RSNA(Robust Security Network Association)를 새로이 규정하고 있다. RSNA에서는 기존의 데이터 암호화를 위한 WEP(Wired Equivalent Privacy)을 대신하여 좀 더 견고한 데이터 암호화를 위하여 TKIP(Temporal Key Integrity Protocol)와 CCMP(Counter with CBC-MAC Protocol)를 사용하고 있다. 본 논문에서는 WEP, TKIP, CCMP의 암.복호 엔진을 설계하여 IEEE 802.11i를 지원하는 MAC Layer를 설계, 구현 하였다. WEP은 기존의 IEEE 802.11 legacy MAC과의 호환성을 보장하기 위하여 구성되었고, TKIP와 CCMP는 IEEE 802.11i에서 규정한 데이터 보안을 보장한다. 본 논문의 CCMP 블록은 동작 주파수 134MHz에서 최대 816.7Mbps의 데이터의 처리속도를 가짐으로써 802.11n의 성능을 보장 한다. 또한 2단 파이프 라인 구조를 가지는 AES 구조를 제안하여 CCMP에서의 동작 모드인 CBC 모드와 CTR 모드를 1개의 AES 코어에서 처리하도록 하여 적은 면적의 하드웨어를 가지도록 하였다.

• 대한전자공학회논문지SP
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• 제45권4호
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• pp.1-9
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• 2008

본 논문은 DC 영상을 이용하여 기하학적 변환에 강인하며 고속처리가 가능한 워터마킹 알고리즘을 제안한다. 제안하는 방법은 JPEG 및 MPEG 영상압축 기술에 널리 사용되는 $8{\times}8$ 블록 DCT를 기반으로 하며, DC 성분만으로 구성된 DC 영상에 DWT 수행 후 웨이블릿 계수에 워터마크를 삽입한다. DC 성분을 이용한 워터마크 삽입으로 야기될 수 있는 화질 열화를 극복하기 위하여 DWT의 서브밴드 마다 워터마크 삽입 강도와 삽입량을 차별화한다. 제안하는 알고리즘은 $8{\times}8$ 블록 DCT 영역의 부분적인 복호화(즉, DC 영상)를 수행함으로써 실시간 워터마크 삽입 및 추출을 위한 고속처리가 가능하다. 실험결과로부터 제안한 워터마킹 방법이 기존의 DC 성분을 이용한 알고리즘과 비교하여 82%의 계산시간을 단축하였으며 다양한 기하학적 공격과 JPEG 압축 등의 기타 공격에 강인한 것을 확인하였다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.351-358
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• 2016

경량 블록 암호 알고리즘 CLEFIA의 효율적인 하드웨어 설계에 대하여 기술한다. 설계된 CLEFIA 보안 프로세서는 128/192/256-비트의 세 가지 마스터키 길이를 지원하며, 변형된 GFN(Generalized Feistel Network) 구조를 기반으로 8-비트 데이터 패스로 구현되었다. 라운드키 생성을 위한 중간키 계산용 GFN과 암호 복호 라운드 변환용 GFN을 단일 데이터 프로세싱 블록으로 구현하여 하드웨어 복잡도를 최소화하였다. 본 논문의 GFN 블록은 라운드 변환과 128-비트의 중간 라운드키 계산을 위한 4-브랜치 GFN과 256-비트의 중간 라운드키 계산을 위한 8-브랜치 GFN으로 재구성되어 동작하도록 설계되었다. Verilog HDL로 설계된 CLEFIA 보안 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 최대 112 MHz 클록으로 동작 가능하며, 마스터키 길이에 따라 81.5 ~ 60 Mbps의 성능을 갖는 것으로 평가되었다.