• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.07a
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• pp.287-290
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• 2011

분산 동영상 부호화 시스템에서는 복호기에서 움직임 보상 보간 기법을 이용하여 부가정보를 생성한다. 생성된 부가정보와 원 Wyner-Ziv 프레임간의 차이를 채널 부호로 오류 정정하게 되는데 이때 부호기에서는 복호기에서의 오류 정정을 위하여 패리티 비트인 Wyner-Ziv 비트를 복호기로 보내게 되고 복호기에서는 이 Wyner-Ziv 비트를 이용하여 Wyner-Ziv 프레임을 복원하는데 더 많은 Wyner-Ziv 비트가 필요할 경우 피드백 채널을 통해 Wyner-Ziv 비트를 요청하게 된다. 이때 부호기에서 조건부 엔트로피를 구할 수 있다면 이를 이용하여 Wyner-Ziv 비트 전송량을 제어함으로써 피드백 채널을 제거 할 수 있다. 이를 위해 부호기에서도 부가정보를 알아야하는데 복호기에서 사용하는 부가정보 생성 기법은 복잡도가 높기 때문에 사용할 수 없다. 본 논문에서는 부호기에서 간단한 부가정보를 생성하는 방법을 제안하고 분산 동영상 부호화 시스템에 적용하여 피드백 채널을 제거하였을 때의 성능을 분석하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.4C
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• pp.185-190
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• 2005

In IS-95 and IMT-2000 systems using variable code rates and constraint lengths, this paper limits code rate 1/2 and constraint length 3 and realizes forward real-time decoder using Sliding-Window with decoding length 6 and PVSL(Prototype Vector Selecting Logic), LVQ(Learning Vector Quantization) in Neural Network. In comparison condition to theoretically constrained AWGN channel environment at $S/(N_{0}/2)=1$ I verified the superiority of forward real-time decoder through hard-decision and soft-decision comparison between Viterbi decoder and forward real-time decoder such as BER and Secure Communication and H/W Structure.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2003.06a
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• pp.234-237
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• 2003

본 논문은 이동 통신 및 IEEE 802.lla WLAN에서 사용하고 있는 컨벌루셔널 부호의 복호기인 비터비 복호기의 SMU(Survivor Metric Unit)의 최적 메모리 제어에 관한 연구이다. 비터비 복호기기 구조는 크게 BMU, ACSU, SMU부로 구성된다. 이때 SMU부는 최적의 경로를 역추적 하여 최종 복호 데이터를 출력해 주는 블록으로, 역추적 길이에 따라 메모리 사용 양과 복호 성능이 좌우된다. 따라서 본 논문에서는 최적 메모리 제어 알고리즘을 제안함으로써 복호 속도의 향상과 메모리 사용 양을 줄이는 방법을 제안한다. 제안 알고리즘의 성능을 검증하기 위해 기존의 비터비 복호기와 역추적 길이에 따른 비터비 복호기의 성능을 실험을 통해 분석함으로써 제안 방법의 객관적인 성능을 분석한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.12A
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• pp.1333-1339
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• 2004

In IS-95 and IMT-2000 systems using variable code rates and constraint lengths, this paper limits code rate 1/2 and constraint length 3 and states the effective reduction of PM(Path Metric) and BM(Branch Metric) memories and arithmetic comparative calculations with appling PVSL(Prototype Vector Selecting Logic) and LVQ(Learning Vector Quantization) in neural network to simplify systems and to decode forwardly. Regardless of extension of constraint length, this paper presents the new Vierbi decoder and the appied algorithm because new structure and algorithm can apply to the existing Viterbi decoder using only uncomplicated application and verifies the rationality of the proposed Viterbi decoder through VHDL simulation and compares the performance between the proposed Viterbi decoder and the existing.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• fall
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• pp.197-200
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• 2021

몰입형 고품질 가상 현실 영상 스트리밍을 위한 360도 영상 부호화 및 전송 기술 중 하나로 사용자 시점 기반 타일 스트리밍 기법이 활발히 연구되고 있다. 360도 영상은 용량이 크기 때문에 개별 타일 기반 스트리밍 방법을 사용해 사용자 시점만 보내는 것이 효율적이다. 본 논문은 시점 기반 가상 현실 영상 복호화 시스템을 위한 복호기 적응적 타일 클러스터링 알고리즘을 제안한다. 제안하는 방법은 클라이언트의 복호기가 최대로 복호화 가능한 해상도를 탐색한 후, 사용자 시점 데이터와 복호기 적응적 타일 클러스터링 알고리즘을 이용해 클러스터화할 복수 개의 사용자 시점 타일들의 목록을 생성한 후, 타일 병합기를 이용해 타일들을 병합하여 클러스터 비트스트림을 생성한다. 이후 클라이언트는 병합된 클러스터 비트스트림들을 복호화한 후 사용자 시점을 생성한다. 제안하는 방법을 이용하면 클라이언트의 복호기 환경에 제약받지 않는 복호화가 가능하며, 제안하는 방법 중 하나인 4K_clustering 방법의 경우 8%의 복호화 속도 개선 효과를 얻을 수 있어 몰입형 고품질 가상 현실 영상을 위한 실시간 타일 스트리밍이 가능하다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.2
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• pp.78-84
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• 2000

The Viterbi decoders can be classified into serial Viterbi decoders and parallel Viterbi decoders. Parallel Viterbi decoders can handle higher data rates than serial Viterbl decoders. This paper designs and implements a fully parallel Viterbi decoder for high speed multimedia communications. For high speed operations, the ACS (Add-Compare-Select) module consisting of 64 PEs (Processing Elements) can compute one stage in a clock. In addition, the systolic away structure with 32 pipeline stages is developed for the TB (traceback) module. The implemented Viterbi decoder can support code rates 1/2, 2/3, 3/4, 5/6 and 7/8 using punctured codes. We have developed Verilog HDL models and performed logic synthesis. The 0.6 ${\mu}{\textrm}{m}$ SAMSUNG KG75000 SOG cell library has been used. The implemented Viterbi decoder has about 100,400 gates, and is running at 70 MHz in the worst case simulation.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.3C
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• pp.215-223
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• 2003

Turbo codes are selected as FEC(Forward error correction) codes with convolution code in 3GFP(3rd generation partnership project) and 3GPP2 standard of IMT2000. Especially, l/3 turbo code with K=4 is employed for 3GPP standard. In this paper, we proposed a hardware structure of a turbo decoder and denveloped the decoder for 3GPP standard turbo code. For its efficient operation, we design a SOVA decoder by employing a register exchange decoding block and new path metric normalization block as a SISO constituent decoder. In addition, we estimate its performance under MATLAB 6.0 and designed the turbo decoder including control block, input control buffer, SOVA constituent decoder with VHDL. Finally, we synthesized the developed turbo decoder under Synopsys FPGA Express and verified it with ALTERA EPF200SRC240-3 FPGA device.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.3 no.4
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• pp.831-837
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• 1999

본 논문에서는 Viterbi 복호기의 동작을 고속화할 수 있는 구조를 제시하였고, 제시된 방식으로 설계된 Viterbi 복호기를 CPLD 칩으로 구현하였다. Altera사의 Design Compiler를 이용하여 FLEX10K 칩에 합성한 Viterbi 복호기는 최고 20[Mbps]급 전송속도를 갖고 있으며, ASIC 설계시 100Mbps 이상의 속도가 가능하므로 고속 무선멀티미디어통신 시스템의 오류정정부호로 적용될 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.31 no.8C
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• pp.763-770
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• 2006

In this paper, a variable Reed-Solomon(RS) decoder with erasure decoding functionality is designed based on the modified Euclid's algorithm(MEA). The variability of the decoder is implemented through shortening and puncturing based on the RS(124, 108, 8) code, other than the primitive RS(255, 239, 8) code. This leads to shortening the decoding latency. The decoder performs 4-step pipelined operation, where each step is designed to be clocked by an independent clock. Thus by using a faster clock for the MEA block, the complexity and the decoding latency can be reduced. It can support both continuous- and burst-mode decoding. It has been designed in VHDL and synthesized in an FPGA chip, consuming 3,717 logic cells and 2,048-bit memories. The maximum decoding throughput is 33 MByte/sec.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.32 no.1C
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• pp.34-42
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• 2007

The sphere decoder (SD) has recently been proposed to perform maximum likelihood (ML) decoding for multi-input multi-output systems. Employing a 'breadth-first' searching algorithm for closet points in a lattice, we propose a novel ML decoding scheme for multi-input multi-output systems. Simulation results show that the proposed scheme has the same bit error rate performance as the conventional ML decoders while allowing significantly lower computational burden than the SD.