• 한국수학사학회지
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• 제20권3호
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• pp.59-72
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• 2007

복소수 발견초기 수학자들은 복소수에 대한 거부감이 상당했으나 복소수의 대수적 연산에는 큰 어려움이 없었다. 복소수가 수학적 대상으로 인정받기까지 많은 시간이 필요했던 이유는 복소수의 기하적 해석에 많은 시행착오와 시간이 필요했기 때문이다. 본 논문은 복소수의 기하적 해석의 싹을 Euclid 원론에서 찾고, Descarte, Wallis, Wessel를 거치면서 그 싹이 틔어가는 과정을 밝히고 있다. 복소수의 기하적 해석에 대한 세 명의 수학자들의 생각은 서로 다르지만 밀접한 관계가 있다. 이들은 선분과 복소수의 관계에 주목하고, 곱셈 연산을 일반화하면서 복소수의 기하적 해석을 시도하였다.

• 대한수학교육학회지:수학교육학연구
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• 제18권1호
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• pp.51-62
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• 2008

7차 교육과정에서 복소수 단원은 복소수의 사칙연산만을 다루고 있다. 문자식 계산과 다를 바 없이 지도되는 실정이다. 본 논문은 복소수의 대수가 평면 기하학의 닮음변환과 맺고 있는 본질적인 관계를 수학적으로 분석하고, 이러한 본질적인 관계를 학교수학에 접목하기 위한 방법을 찾기 위해 역사적 분석을 하였다. 그 결과 Viete의 직각삼각형 연산을 바탕으로 기하학적 측면에서 복소수의 지도 가능성을 찾았다. 이러한 분석을 바탕으로, 학교수학에서 복소수의 기하학적 해석의 지도가능성을 고찰하였다.

• 대한수학교육학회지:학교수학
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• 제10권3호
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• pp.357-374
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• 2008

본 연구는 현재 고등학교 1학년에서 처음 소개되는 복소수 단원의 복소수의 정의와 연산, 그 연산에 대한 성질 등 교과서의 서술 방식이 학생들의 '수준'과 교육과정의 흐름에 맞게 논리적으로 서술되어 있는지 알아보고자 하였다. 여기서 학생들의 '수준'이란 실수에서 복소수로의 새로운 수 체계의 확장에 따른 대수적 구조를 파악하고 이해할 수 있는 수준으로 가정한다. 즉, 고등학교 1학년 교과서 전반의 전체적인 흐름을 볼 때 복소수 단원의 목표는 새로운 수의 확장에 따른 대수적 구조의 보존을 이해하고 파악하는 것이므로 이러한 목표에 맞게 복소수의 정의와 연산, 그 연산에 대한 성질이 교과서에서 서술되는 방식이 수학적인 입장에서 보았을 때 논리적인 비약(gap)이나 순환논증의 오류를 가지지 않고 적절하게 서술하고 있는지를 살펴보고자 한 것이다. 본 연구는 이런 관점에서 16종 교과서를 분석하여 크게 다섯까지의 분석 대상을 찾아내었다. 첫째는 허수 단위 i의 도입과 음수의 제곱근, 둘째는 복소수의 정서방식에서 실수와 순허수의 정의 방식, 셋째는 복소수의 사칙 연산, 넷째는 복소소의 연산에 관한 성질에서의 대소 관계와 역원의 표현 방법, 마지막으로 대수적 구조의 보존에 관한 것이다. 본 연구에서 주요 관점에서 살펴본 위의 5가지 대상에 관한 교과서의 서술방식은 논리적 정확성의 문제와 순환논리의 오류가 생길 수 있는 가능성이 있다고 판단되었고, 연구자가 일부 논리적 비약(gap)으로 판단한 것이 있는데, 이는 오류가 아닐 수 있으나 학생들이 이해하는 데에 있어 논리적으로 전후가 맞지 않는 전개과정 이라고 판단되었기 때문이다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.123-130
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• 2016

본 논문에서는 멀티미디어용 알고리즘을 고속으로 처리하기 위한 고성능 연산 회로를 설계하였다. 3단 파이프라인 구조로 동작하는 연산회로는 4개의 16-비트${\times}$16-비트 곱셈기의 효율적인 구성, 캐리 보존 형식 데이터에 대한 새로운 부호 확장 기법과 다수 개의 부분 곱셈 결과의 통합과정에 부호 확장을 제거하는 교정 상수 기법을 사용하여 복소수 데이터와 가변 길이 고정 소수점 데이터에 대한 38개의 연산을 처리할 수 있다. 설계한 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300 MHz이며 약 37,000 게이트로 구성되며 300 MCOPS의 연산 성능을 갖는다. 연산 프로세서는 높은 연산 속도와 응용 분야에 특화된 다양한 연산 지원으로 멀티미디어 프로세서에 효율적으로 응용 가능하다.

• 전자공학회논문지C
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• 제35C권9호
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• pp.11-20
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• 1998

고속 복소수 연산장치는 채널등화, 동기신호 복원, 변조 및 복조 등 디지탈 통신 시스템의 기저대역 신호처리에 필수적인 기능블록이다. 본 논문에서는 redundant binary (RB) 연산과 radix-4 Booth recoding을 결합한 새로운 복소수 승산 알고리듬을 제안한다. 제안되는 복소수 승산 방법은 실수 승산기를 사용하는 기존의 방법과 비교하여 부분곱의 수를 반으로 감소시키며, 단순화된 병렬구조로 구현되므로 고속 동작 및 저전력 소모를 가능하게 한다. 제안된 알고리듬을 적용하여 10-bit operand를 갖는 prototype 복소수 승산-누적기(complex-number multiplier-accumulator ; CMAC) 코어를 0.8-㎛ N-Well CMOS 공정으로 설계, 제작하였다. 제작된 CMAC 칩은 18,000여개의 트랜지스터로 구성되며, 코어부분의 면적은 약 1.60 × 1.93 ㎟이다. 제작된 칩을 테스트 보드에 실장하여 특성을 평가한 결과, 전원전압 V/sub DD/=3.3-V에서 120-MHz의 속도로 동작함을 확인하였으며, 이때의 전력소모는 약 63-mW로 측정되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 신호처리소사이어티 추계학술대회 논문집
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• pp.73-76
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• 2003

본 논문에서는 MPEG-2 BC와 AAC의 복호화 과정 중 함성 필터링 과정의 알고리듬을 분석하여 공동된 구조로 연산을 수행한 수 있는 광용 합성 필터 구조에 대하여 논하였다. 제안된 공용 합성 필터 구조는 Regressive 구조를 이용하여 MPEG-2 BC와 AAC의 복호화를 효과적으로 공용 수행하도록 하였다. 제안한 구조는 FFT를 사용할 경우에 필요한 전처리 및 후처리 과정을 고려해주지 않아도 되고 복소수 연산이 아닌 실수연산이 되어 하드웨어 구조가 단순하게 된다. 또한 MPEG-2 AAC의 다양한 윈도우 변환에도 안정적으로 연산되는 구조임을 확인하였다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1482-1490
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• 2001

디지털 통신 시스템 및 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 복소수 승산기 코어의 파라미터화된 소프트 IP (Intellectual Property)를 설계하였다. 승산기는 응용분야에 따라 요구되는 비트 수가 매우 다양하므로, 승산기 코어 IP는 비트 수를 파라미터화하여 설계하는 것이 필요하다. 본 논문에서는 복소수 승산기의 비트 수를 파라미터화 함으로써 사용자의 필요에 따라 승수와 피승수를 8-b∼24-b 범위에서 2-b 단위로 선택하여 사용할 수 있도록 하였으며, GUI 환경의 코어 생성기 PCMUL_GEN는 지정된 비트 크기를 갖는 복소수 승산기의 VHDL 모델을 생성한다. 복소수 승산기 코어 IP는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 radix-4 Booth 인코딩/디코딩 회로를 적용하여 설계되었으며, 이를 통해 기존의 방식보다 단순화된 내부 구조와 고속/저전력 특성을 갖는다. 설계된 IP는 Xilinx FPGA로 구현하여 기능을 검증하였다.

• 한국통신학회논문지
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• 제32권2A호
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• pp.188-194
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• 2007

디지털 컨버전스가 이루어지면서 무선기기들 간의 호환성은 단말기의 중요한 특성이 되었고, SDR은 가장 필요한 기술이고 표준이다. 하지만 통신 프로토콜이 다른 무선 환경에서 호환성을 갖는 단말기를 하드웨어만을 이용한 ASIC이나 SoC로 만들기는 어려운 실정이다. 그래서 본 논문은 여러 통신 프로토콜을 가속화 시킬 수 있는 코프로세서의 구조를 제안하였다. 메인 프로세서와 쉽게 연동이 되고, 네트워크의 PHY 레이어에 특화된 코프로세서가 바로 그것이다. 통신 시스템에서 가장 많이 사용하는 변조 방식인 OFDM과 CDM을 사용하는 무선 랜 표준 IEEE802.11a와 IEEE802.11b를 모델링한 C 프로그램을 ARM cross 컴파일러를 이용해 컴파일 하였고, Simplescalar-Arm 버전을 이용해 시뮬레이션 및 프로파일을 수행하였다. 프로파일 결과 비터비 연산과 부동 소수점 복소수 연산이 가장 많은 연산을 차지하였다. 프로파일 결과를 바탕으로 비터비 연산과 부동 소수점 복소수 연산을 가속화 할 수 있는 코프로세서를 제안하여 명령어를 추가했으며, 추가된 명령어는 Simplescalar-Arm 버전을 이용해 시뮬레이션 하였다. 시뮬레이션 결과 ARM 코어 하나만 사용 했을 때보다 비터비 연산은 약 4.5배, 부동 소수점 복소수 연산은 약 2배의 성능 향상을 보였다. IEEE802.11a에서는 일반 ARM 코어보다 약 3배의 성능 향상을 보였고, IEEE802.11b에서는 약 1.5배의 성능 향상의 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.1940-1943
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• 2003

본 논문은 Polynomial 변환을 이용하여 2차원 Discrete Cosine Transform (2D-DCT)의 계산을 1차원 DCT로 변환하여 계산하는 알고리즘을 개발한다. 기존의 일반적인 알고리즘인 row-column이 N×M의 2D-DCT에서 3/2NMlog₂(NM)-2NM＋N＋M의 합과 1/2NMlog₂(NM)의 곱셈이 필요한데 비하여 본 논문에서 제시한 알고리즘은 3/2NMlog₂M ＋NMlog₂N-M-N/2＋2의 합과 1/2NMlog₂M의 곱셈 수를 필요로 한다. 기존의 polynomial 변환에 의한 2D DCT는 Euler 공식을 적용하였기 때문에 복소 연산이 필요하지만 본 논문에서 제시한 polynomial 변환은 DCT의 modular 규칙을 이용하여 2D DCT를 ID DCT의 합으로 직접 변환하므로 복소 연산이 필요하지 않다. 또한 본 논문에서 제시한 알고리즘은 각 차원에서 데이터 크기가 다른 임의 크기의 2차원 데이터 변환에도 적용할 수 있다.

• 대한전자공학회논문지TC
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• 제41권7호
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• pp.47-53
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• 2004

에스컬레이터 (ESC) 구조의 장점인 완잔 직교화 성질을 복소 채널 Equalization 및 직교변조방식의 Equalization에 적용할 수 있도록 하기 위해 ESC 구조에 복소연산을 적용함으로서 복소 ESC 구조 Equalizer를 설계하였다. 고유치 분포비가 크게 다른 채널 모델에 대한 복소 Equalizer 들의 수렴성능을 비교해 본 결과 고유치 분포비 (ESR) 값이 증가에 따라 수렴속도에 있어서 제안한 복소 ESC Equalizer는 영향을 받지 않았다. 또한 QPSK 전송-복소 채널 모델에 대하여도 시뮬레이션을 시행한 결과 기존의 복소 TDL-LMS 보다 약 7 배의 빠른 수렴을 보여 제안한 복소 ESC Equalizer의 우수한 특성을 확인할 수 있다.