• 전자공학회논문지SC
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• 제39권2호
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• pp.123-131
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• 2002

본 논문에서는 전류모드 CMOS를 통한 GF(3/sup ｍ/)상의 표준기저 승산회로를 제안하였다. 먼저, GF(3)연산을 위해 필요한 가산 및 승산을 진리표를 통해 정의하고 이를 CMOS회로로 설계하였다. GF(3/sup ｍ/)상의 임의의 두 원소들간의 승산의 전개방식을 수식을 통해 보였으며, 정의된 3치 기본연산자를 조합하여 GF(3/sup ｍ/) 승산회로를 설계하였다. 제안된 수식과 회로를 m에 대하여 일반화하였고, 그 중 m=3에 대한 설계의 예를 보였다. 본 논문에서 제안된 승산회로는 그 구성이 블록의 형태로 이루어지므로 m에 대한 확장이 용이하며, VLSI에 유리하다. 또한 회로내부에 메모리소자를 사용하지 않고, 연산디지트들이 병렬로 연산되므로 빠른 연산이 가능하다. 제안된 회로의 논리연산동작을 시뮬레이션을 통해 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.149-159
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• 2003

최근 들어, 정보 보호의 필요성이 높아지면서, 암호화 및 복호화에 관한 관심이 커지고 있다. 특히, 대용량 정보의 실시간 고속 전송에 사용되기 위해서는 매우 빠른 암호화 및 복호화 기법이 요구되었다. 이를 위한 방안중의 하나로서 기존의 암호화 알고리즘을 하드웨어 회로로 구현하는 연구가 진행되어 왔다. 하지만, 기존 연구의 경우, 구현되는 회로 크기를 최소화하기 위해, 암호화 알고리즘들의 주요 특성인 병렬 수행 가능성을 무시한 채, 동일 회로를 여러번 반복 수행시키는 방법으로 설계하였다. 이에 본 논문에서는 1998년 한국정보보호센터에서 개발한 국내 표준 암호화 알고리즘 SEED의 병렬 특성을 충분히 활용하는 새로운 회로 설계 방법을 제안한다. 이 방법에서는 암호 연산부의 획기적인 속도 개선을 위해 암호 블록의 16 라운드 각각을 하나의 단계로 하는 16 단계의 파이프라인 방식으로 회로를 구성한다. 설계된 회로 정보는 VHDL로 작성되었으며, VHDL 기능 시뮬레이션 검증 결과, 정확하게 동작함을 확인하였다. 또한 FPGA용 회로 합성 도구를 이용하여, 회로 구현시 필요한 회로 크기에 대한 검증을 실시한 결과, 하나의 FPGA 칩 안에 구현 가능함을 확인하였다. 이는 단일 FPGA 칩에 내장될 수 있는 고속, 고성능의 암호화 회로 구현이 가능함을 의미한다.

• 한국산학기술학회논문지
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• 제12권8호
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• pp.3603-3609
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• 2011

본 논문에서는 CAN(Controller Area Network) 통신을 이용한 균등한 전류 분배를 위한 새로운 부하분담(Load-sharing) 알고리즘(Algorithm)을 제안한다. 기존 아날로그 방식과는 달리 디지털 통신을 이용한 강인한 부하분담특성을 가지며, 모듈마다 독립된 제어기(전압제어기, 전류제어기)가 구성되어 있으며, 마스터(Master)의 지령치 모듈의 지령치에 따라 슬레이브(slave)모듈이 부하분담을 수행한다. 또한 각 모듈 상태를 파악하기 위해 별도의 제어선을 사용하여 모듈의 고장 상태 및 고장난 모듈의 위치를 정확히 파악함으로써, 효율적이고 고속의 부하분담을 구현하였다. 제작된 병렬 시스템은 각 모듈마다 독립된 제어기가 구성되어 있으며, 본 논문에서는 PSIM을 통한 시뮬레이션과 시작품 제작을 통해 제안된 알고리즘의 타당성을 검증하였다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제20권12호
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• pp.700-705
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• 2014

애너그램은 주어진 문자들을 재배열하여 숨겨진 단어를 찾아내는 철자바꾸기 놀이로, 문제를 빨리 풀어내는 사람들은 제약 만족 네트워크의 병렬적 탐색에 의해 문제를 해결한다. 본 연구에서는 이러한 인지적 현상을 모델링한 분자 애너그램 풀이 알고리즘을 제시하였다. 문자를 DNA 서열로 인코딩하고, 문자 DNA 가닥을 연결하여 바이그램과 단어 서열을 만들었다. DNA 혼성화, 연결, 젤 전기영동, 추출 연산을 수행해 문자와 바이그램 집합으로부터 답을 찾는 데 필요한 바이그램을 추출한 후, 추출한 바이그램과 단어 집합으로부터 다시 네 가지 DNA 연산을 반복하여 답을 찾는다. 분자 실험 결과 분자 컴퓨터는 정답인 단어와 오답인 단어를 구분해낼 수 있었다. 이를 통해 인간의 병렬적 사고과정을 분자 컴퓨터로 모델링할 수 있는 가능성을 보였다.

• 한국컴퓨터정보학회논문지
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• 제19권4호
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• pp.17-24
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• 2014

본 논문에서는 고성능 컴퓨팅 시스템의 성능 향상을 위한 효율적인 동적 작업부하 균등화 정책을 제안한다. 이 정책은 시스템 자원인 CPU와 메모리를 효율적으로 사용하여 고성능 컴퓨팅 시스템의 처리량을 최대화하고, 각 작업의 수행시간을 최소화한다. 또한 이 정책은 수행중인 작업의 메모리 요구량과 각 노드의 부하상태를 파악하여 작업을 동적으로 할당한다. 이때 작업을 할당 받은 노드가 과부하 상태가 되면 다른 노드로 작업을 이주시켜 각 노드의 작업부하를 균등하게 유지함으로써 작업의 대기시간을 줄이고, 각 작업의 수행시간을 단축한다. 본 논문에서는 시뮬레이션을 통하여 제안하는 동적 작업부하 균등화 정책이 기존의 메모리 기반의 작업부하 균등화 정책에 비해 고성능 컴퓨팅 시스템의 성능 향상 면에서 우수함을 보인다.

• 한국통신학회논문지
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• 제27권6A호
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• pp.555-561
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• 2002

본 논문에서는 GF($2^{m}$)상의 표준기저를 사용한 새로운 형태의 고속병렬 승산회로를 제안하였다. 승산회로의 구성에 앞서, 연산에 필요한 벡터코드들을 생성하는 벡터코드생성모듈(VCGM)을 제안하였다. 이를 통해 연산에 필요한 모든 벡터코드들을 찾을 수 있으며 이들로부터 기저들간의 독립된 모듈러 가산을 취해 승산이 이루어지도록 하였다. 이러한 과정을 수식을 통해 보임으로써, m에 대한 일반화된 회로의 설계가 가능하도록 하였으며, 간단한 형태의 승산회로구성의 예를 GF($2^4$)를 통해 보였다. 본 논문에서 제안된 승산회로는 그 구성이 VCGM, AND 블록, EX-OR 블럭을 통해 이루어짐으로 m에 대한 확장이 용이하며 VLSI에 유리하다. 또한, 회로내부에 메모리 소자를 사용하지 않고, 연산과정 중 소자에 의해 발생하는 지연시간이 적으므로 고속의 연산을 수행할 수 있다. 제안된 회로의 연산동작을 시뮬레이션을 통해 검증하였으며, 참고문헌의 승산기와 그 구성을 비교하였다.

• 한국통신학회논문지
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• 제29권2B호
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• pp.158-166
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• 2004

IP 주소 검색은 인터넷 라우터의 필수적인 기능 중에 하나인 동시에 인터넷 라우터의 전체 성능을 결정하는 중요한 요소이다. 현재 인터넷 라우터에 연결된 네트워크 종류의 증가로 라우팅 테이블 엔트리 수가 급격히 증가하고 있으며, 인터넷 트래픽 역시 빠르게 증가하고 있어 효율적인 라우팅 테이블의 검색이 요구된다. 그 동안 빠른 주소 검색을 위해 다양한 알고리즘들과 검색 방식들이 제안되었지만 대부분 메모리 사이즈나 업데이트 등의 실용적인 측면에 대한 고려가 부족하였다. 본 논문에서는 IP 주소 검색을 위한 실용적인 하드웨어 구조를 제안한다. 제안된 구조는 multiple hashing을 적용한 병렬 IP 주소 검색 구조로, 메모리 사이즈나 메모리 검색 횟수, 업데이트에 있어서 장점을 가진다. 본 논문에서는 제안한 하드웨어 구조의 성능을 평가하기 위하여 MAE-WEST 라우터를 통과한 실제 데이터를 사용하여 시뮬레이션을 수행하고, 이를 통해 203kbytes의 메모리와 200여개의 엔트리를 저장할 수 있는 TCAM을 사용하여 한번의 메모리 접근으로 주소 검색이 가능함을 보였다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.63-70
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• 2004

본 논문에서는 PC 의 스토리지 인터페이스로 사용되는 병렬 ATA를 대체하게 될 새로운 표준인 직렬 ATA 의 링크 층과 물리 층을 설계하였다. 링크층에서는 CRC 생성 및 오류 감지, 스크램블링 회로, 8b/10b 복호화/부호화 회로 및 프리미티브 생성/검파 회로로 구성되었다. 물리 층은 직렬화/병렬화 회로와 전원 초기 인가시의 리셋 발생회로, OOB 신호 발생/검파 회로, 데이터로부터 클록을 복원하는 회로, 스？치 회로 및 임피이던스 조정 회로와 콤마 발생/감지 회로로 설계하였나. 또한 불리 층과 링크층의 동작을 확인하기 위한 테스트 제어 블록과 BIST(Built In Self Test) 블록을 설계하였다. UMC 사의 0.18㎛ 표준 CMOS 공정을 이용하여, 칩으로 제작 후 특성을 검증하였다. 링크 층에서 요구하는 모든 기능 및 특성은 사양을 만족하였고, 물리 층의 출력 전압 및 드라이버 출력 지터, OOB 신호등의 특성도 만족하였다. 데이터 전송 율은 1.5Gbps 속도의 사양목표치에 비해서, 실제 측정된 데이터 전송 속도는 1.28Gbps로 측정되었다. 회로 시뮬레이션에 의한 확인 결과, 레이아웃에서의 배선에 대한 기생 성분의 영향에 의한 것으로 분석되었다.

• 항공우주기술
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• 제3권2호
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• pp.11-19
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• 2004

버스전압이 배터리 전압과 동일하며, 전력조절기(power regulator)의 스위칭 듀티 값(duty-ratio)이 위성탑재 소프트웨어에 의해서 제어되는 소프트웨어 제어방식의 비 조절형 버스 시스템(unregulated bus system)은 저궤도 위성에 흔히 사용된다. 본 논문에서는 이와 같은 소프트웨어 제어방식의 비 조절형 버스 시스템의 전력조절기 모듈화에 적용 가능한 새로운 전원단 회로를 제안하며, 제안된 전원단의 모드별 동작 특성을 해석한다. 다음으로 컨버터 병렬동작에서 발생할 수 있는 모듈간 전류 불균형(current unbalance)에 대한 제안된 전원단의 타당성을 검증하기 위해 제안된 전원단을 적용한 병렬모듈 컨버터의 prototype을 제작하여 모듈별 전류 분배(current sharing) 특성을 시뮬레이션 결과와 비교 검토한다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.121-126
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• 2007

본 논문은 redundant 다치논리 (redundant multi-valued logic, RMVL)을 이용하여 디멀티플렉서 (demultiplexer)를 설계하였다. 설계한 회로는 RMVL을 이용하여 직렬 이진 데이터를 입력받아 병렬 다치 데이터로 변환하고 다시 병렬 이진 데이터로 변환한다. RMVL은 redundant 다치 데이터 (multi-valued data) 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있도록 한다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있다. 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 0.35um 표준 CMOS 공정으로 구현하였으며 포스트 레이아웃 시뮬레이션 (post-layout simulation)을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 9.09 Gb/s이고 평균 전력소모는 69.93 ㎽이다. 높은 동작 주파수를 가지는 초미세 공정에서 이 디멀티플렉서를 구현한다면 9.09 Gb/s보다 더 높은 속도에서 동작할 수 있을 것이다.