• 한국인터넷방송통신학회논문지
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• 제18권6호
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• pp.127-132
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• 2018

본 논문에서는 W-대역에서 동작하는 고이득 캐스코드 혼합기를 설계 및 제작하였다. W-대역과 같이 높은 주파수 대역에서는 소자의 성능저하로 인해 혼합기의 변환손실이 커지게 된다. 이는 송수신단 구성 시 RF 버퍼 증폭기와 같은 추가적인 이득을 줄 수 있는 회로의 추가로 이어지고 이는 시스템 전체의 선형성 및 안정성에 영향을 미친다. 따라서 혼합기 설계 시 변환이득을 최대화하는 설계가 필요하다. 본 논문에서는 혼합기의 변환이득을 최대화하는 것에 초점을 두고 높은 변환이득을 얻기 위해 혼합기의 바이어스를 최적화하였고, 로드-풀 시뮬레이션을 이용하여 출력 정합회로를 최적화하였다. 설계된 회로는 $0.1-{\mu}m$ GaAs pHEMT 공정을 이용하여 제작하였고, 측정을 통해 성능을 검증하였다. 제작된 회로는 W-대역에서 -4.7 dB의 최대 변환이득과 2.5 dBm의 입력 1-dB 감쇄 전력이 측정되었다.

• 한국전자파학회논문지
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• 제27권9호
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• pp.825-833
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• 2016

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 사용한 저 전력 고 이득 주파수 상향변환기를 이용하여 IEEE 802.15.4 규격을 만족하는 직접 변환 송신기를 제안 및 설계한다. 설계된 RF 직접 변환 송신기는 차동입력 디지털-아날로그 변환기, 수동 저역통과 필터, 가변이득 증폭기, Quadrature 주파수 상향 변환기 그리고 차동 출력 구동증폭기로 구성되어 있다. 제안하는 직접변환 송신기에서 핵심적인 부분은 2.4 GHz Zigbee 규격을 저 전력으로 구동하는데 있다. 특히 Quadrature 주파수 상향변환기는 이득 Boosting을 통하여 적은 전류 소모로도 충분한 이득과 선형성을 보이고 있다. 측정결과, 공급전압 1.2 V에서 송신기의 총 소모 전류는 7.8 mA이고, 최대 출력 전력은 0 dBm 이상 그리고 -30 dBc의 ACPR(Adjacent Channel Power Ratio)을 나타내고 있다.

• 한국통신학회논문지
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• 제18권6호
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• pp.835-840
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• 1993

본 논문은 마이크로웨이브 시뮬레이션 CAD, LINMIC+을 이용하여 소신호 산란계수로 Ku-band용 FET 주파수혼합기를 설계 및 구현하였다. 입력주파수 14GHz에서 구현한 주파수혼합기의 성능을 국부발진 전력레벨이 +1dBm일때 중간주파수 1GHz에서 9.88dB의 변환이득을 얻었다. 또 중간주파수 1.1GHz에서 최대변환이득 11.71dB를 얻었다. 결국 신호주파수 증폭기나 중간주파수 증폭기의 필요성이 낮아진다. 또 낮은 국부발진 전력레벨로 원하는 변환이득을 유지하면서 주파수의 혼합이 가능함을 입증하였다. 변환이득(conversion gain)은 가용이득보다 큰 것을 실험적으로 확인하였다.

• 한국통신학회논문지
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• 제27권5C호
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• pp.522-529
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• 2002

GaAs pHEMT 기술로 V-band 수신단 각 MMIC 회로들을 설계 제작하였다. 또한 이를 집적하여 V-band downconverter module을 제작하였다. 제작된 downconverter는 24 dBm의 출력을 내는 LO 구동 전력 증폭기, 20dB의 소신호 이득을 가지는 저잡음증폭기, -1.6dBm의 출력을 내는 active parallel type의 발진기, 6 dB 이상의 변환이득 특성을 나타내는 cascode type의 혼합기로 구성되어 있다. 이처럼 혼합기의 우수한 변환이득 특성은 밀리미터파 대역에서 변환 이득 특성을 키우기 위해 반드시 필요한 거대한 IF buffer amplifier의 필요를 없애 주었다. 완성된 downconverter module의 측정결과 별도의 IF buffer amplifier없이 57.5 GHz와 61.7 GHz 사이에서 20 dB 이상의 높은 변환이득을 얻을 수 있었다.

• 한국전자파학회논문지
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• 제14권10호
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• pp.1104-1111
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• 2003

본 논문에서는 직접 변환 방식의 수신기에서 발생하는 I 채널 및 Q 채널 간의 이득 및 위상 불일치를 보상하는 방법에 대해서 기술한다. 직접 변환 방식의 복조기에서의 이득 및 위상 불일치를 가변 스텝(Variable Step-size) 적응적 루프를 이용하여 블라인드(blind) 등화 방식으로 보상하는 알고리즘을 된 논문에서 제안한다. 이득 및 위상 불일치를 보상하기 위해 일반적인 블라인더 등화 기법을 이용할 경우 루프 이득에 따라 수렴속도와 지터(jitter) 영향이 trade-off 관계에 있다. 본 논문에서는 이들 문제를 극복하기 위하여 적응적 루프의 이득을 오차에 따라 가변 하는 방법을 제시한다. 본 논문에서는 가변 스텝 적응적 루프를 이용하여 빠른 수렴속도와 지터의 영향을 줄이도록 하는 방법을 제시하였고, 모의실험을 통하여 신호 손실 보상과 수렴 속도의 향상을 확인한다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.101-104
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• 2001

본 논문에서는 5GHz 대역을 사용하는 무선 LAN의 표준안인 IEEE 802.11a-1999를 위한 디지털 자동 이득 제어기를 제안한다. 송수신간의 동기화를 위한 신호인 Training symbol을 이용하여 수신기에 입력되는 신호의 이득을 측정한다. 측정된 이득을 이상적인 이득과 비교하여 갱신할 이득을 구한다. 갱신 이득은 신호를 증폭하는GCA(Gain Controlled Amplifier)의 입력 전압으로 변환되어 신호의 증폭도를 제어하게 된다. 본 논문에서는 하드웨어 부담을 줄이기 위해 부분 선형 근사방법을 이용하여, 갱신 이득을 GCA의 입력 전압으로 변환한다. 보다 정확한 제어를 위하여 이득 측정 및 제어 값의 갱신을 7회 반복하여 수행한다. 본 논문에서 제안한 디지털 자동 이득 제어기는 VHDL을 이용하여 설계하였으며, Xilinx CAD Tool을 이용하여 Timing Verification을 수행하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.1508-1509
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• 2007

본 논문에서는 TSMC 0.18um공정을 이용한 무선통신 수신기용 직접변환 방식의 Double Balanced Mixer를 설계 하였다. 제안된 mixer는 current bleeding기법과 내부에 인덕터를 추가하여 기존의 Gilbert Cell구조의 mixer에 비해 변환 이득과 Flicker Noise특성을 향상 시켰다. 모의실험결과 2.45GHz에서 11dB의 변환이득을 나타내었으며 Flicker Noise의 corner frequency는 510kHz이고 이때 잡음특성은 10.8dB이다. 이 회로의 동작전압은 1.8V이며 소모 전력은 8.8mW이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1990_1991
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• 2009

본 논문은 뇌파와 같이 측정을 위해서 많은 수의 채널이 필요한 계측 장치에서 채널에 따른 증폭률의 차이를 보정하기 위해 동일한 입력을 가한 후 측정된 시간 영역의 신호를 주파수 영역으로 변환하고 주파수 영역에서의 신호를 분석하여 각 채널의 증폭률의 차이를 유도하고 유도된 증폭률의 차이를 보정하는 알고리즘을 소개한다. 본 논문은 다채널 시스템에서 측정된 신호를 주파수 스펙트럼으로 변환하는 단계와 스펙트럼에서 각 채널의 이득률을 분석하는 단계를 포함하는 다채널 시스템에서 채널간 이득률을 보정하는 방법을 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.780-781
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• 2014

본 논문에서는 차량 추돌 방지 단거리 레이더용 고 변환이득 및 저전력 24GHz CMOS 믹서를 제안한다. 이러한 회로는 2볼트 전원전압에서 동작하며, 저 전압 전원 공급에서도 높은 변환 이득과 낮은 잡음지수를 가지도록 설계되어 있다. 제안한 회로는 TSMC $0.13{\mu}m$ 혼성신호/고주파 CMOS 공정($f_T/f_{MAX}=120/140GHz$)으로 설계하였다. 전체 칩 면적을 줄이기 위해 실제 수동형 인덕터 대신 전송선을 이용하였다. 제안한 회로는 최근 발표된 연구결과에 비해 가장 높은 10.96dB의 변환이득, 7.6dBm의 IIP3를 보였고, 가장 적은 5mW의 소비전력 및 $0.2{\times}0.2m^2$의 칩 크기 특성을 보였다.

• 대한전자공학회논문지TC
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• 제46권9호
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• pp.31-38
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• 2009

이 논문에서는 Sigma-Delta A/D 변환기의 새로운 이득 최적화 방식을 제안한다. 제안된 방식은 변조기의 SNR을 최대화하는 상위 10개의 이득 값 후보군을 선정한 후에 데시메이션 필터를 통과시켜 가장 작은 MSE를 보이는 이득 값을 최적의 이득으로 결정하는 방식이다. 1차의 단일 비트 변조기의 실험 모델을 통하여 변조기의 후보군 중 6위를 보인 이득 값이 가장 작은 MSE를 보였다. 제안된 방식은 변조기의 SNR을 최대화하는 기존의 아이디어와 데시메이션 필터로 사용되는 CIC 필터의 샘플합 특성을 이용하여 최적의 이득 값을 결정하는 장점을 갖는다. 이 논문에서 제안한 이득 최적화 방식은 변조기의 실험을 통하여 더 많은 후보군을 선정하여 CIC 필터를 시뮬레이션하면 더 좋은 결과를 얻을 수 있을 것이다.