• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.520-521
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• 2017

일반적인 카운터 타입의 시간-디지털 변환기에서 시간간격 신호와 클록신호의 비동기로 인하여 디지털 변환에러가 발생한다. 클록의 주기를 $T_{CLOCK}$라고 하면, 시간간격 신호의 시작신호와 클록의 비동기로 인하여 최대 $T_{CLOCK}$의 변환에러가 발생한다. 그리고 시간간격 신호의 멈춤신호와 클록의 비동기로 인하여 최대 $-T_{CLOCK}$의 변환에러가 발생한다. 그러나 시작신호와 클록을 동기화하고 클록을 시간간격 신호동안 발생시킬 경우 디지털 변환에러의 범위는 0에서 $(1/2)T_{CLOCK}$이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.715-718
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• 1998

본 논문에서는 시분할 구조와 1.5bit 디지털 에러보상을 사용하여 작은 면적을 갖는 저 전압, 저전력 10bit 1㎒ 사이클릭 A/D 변환기를 제안하였다. 제안된 사이클릭 A/D 변환기는 시분할 구조를 사용함으로서 변환속도의 향상과 저 전력 특성을 가질 수 있었으며 1.5bit 디지털 에러 보상을 사용함으로서 10bit의 고해상도와 저 전력 특성을 구현할 수 있었다. 제안된 사이클릭 A/D 변환기는 0.6㎛ CMOS Nwell 공정 parameter로 simulation 하였으며 layout 결과 칩면적은 1.1㎜×0.8㎜ 이며 이는 비슷한 성능을 갖는 다른 A/D 변환기에 비하여 매우 작은 크기이다. 제안된 사이클릭 A/D 변환기는 3V의 전원전압에 1.6㎽의 전력소모를 갖는다. Matlab simulation 결과 INL, DNL은 각각 0.6LSB, 0.7LSB 이하의 값을 보였다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.893-898
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• 2017

카운터 타입의 시간-디지털 변환기를 공급전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정을 이용하여 설계하였다. 일반적인 시간-디지털 변환기에서는 클록의 주기가 $T_{CK}$일 때, 시작신호와 클록의 시간차에 의해 최대 $T_{CK}$의 변환 에러가 발생한다. 그리고 멈춤신호와 클록의 시간차로 인해 -$T_{CK}$의 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기는 이러한 단점을 보완하기 위해 클록은 시작신호 및 멈춤신호와 동기화하여 회로 내에서 생성되도록 설계하였다. 설계된 시간-디지털 변환기에서 시작신호와 클록의 시간차에 의한 변환에러는 발생하지 않으며, 멈춤신호에 의한 변환에러의 크기는 (1/2)$T_{CK}$로 감소된다.

• 한국통신학회논문지
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• 제29권4C호
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• pp.541-549
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• 2004

본 논문에서는 채널용량이 제한되고 에러에 민감한 무선환경을 고려하여 압축율이 기존의 방식보다 크고, 에러에 강인한 JPEG-2000 압축 표준을 기반으로 하여 새로운 EREC 기법을 적용한 에러강인 부호화를 제안하였다. JPEG-2000의 웨이브렛 변환 기반 내장형부호화기법(EBCOT)이 가지고 있는 슬롯 당 고정 비트율은, 율왜곡(R-D) 최적화에 의하여 가변 비트율로 변환하였고 여기에 EREC 기법을 적용하였다. 모의실험은 제안된 방법이 기존의 채널 코딩과 블록 경계 표시 헤드를 이용한 기존방법보다 특히 낮은 비트율에서 더욱 좋은 에러보정 능력을 보이는 것을 검증하였다.

• 한국통신학회논문지
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• 제23권5호
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• pp.1310-1318
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• 1998

저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 여기에서는 변조기에 대해 언급한다. 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였다. 이를 위하여 먼저 이상적인 변조기를 모델링하고 다음으로 변조기의 성능을 저하시키는 여러 가지 에러 요인 즉 연산증폭기의 최대 출력 제한, DC 이득, slew rate, 축전기의 불일치에 의한 적분기 이득 에러와 내부 ADC 및 DAC의 에러 등을 이상적인 모델에 적용하여 성능을 검증하였다. 이러한 에러 허용 범위에 대한 조사를 바탕으로 sigma-delta 변조기 설계 시 요구되는 구성 요소의 사양을 결정 할 수 있으며, 제조과정에서 나타나는 에러 성분에 대한 한계를 규정하여 최종 제작될 변조기의 성능을 확신 할 수 있다.

• 전자공학회논문지S
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• 제36S권5호
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• pp.122-131
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• 1999

저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 본 논문에서는 변조기에 대해서만 언급한다. 모델링을 통해 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였으며, 이를 토대로 연산증폭기, 2비트 ADC 및 DAC 등을 설계·검증하고, 이들을 서로 연결하여 2차 sigma-delta 변조기를 구성하였다. 3비트 ADC의 기준전압을 조절하여 변조기 성능 향상을 도모하였으며, 내부 DAC를 축전기 및 간단한 제어회로로 구성하여 비선형성 에러를 최소화하였다. 설계된 각각의 구성요소들은 모델링에서 정의된 에러 범위를 모두 만족하였으며, 전체 변조기는87㏈의 입력범위와 87㏈의 최대 신호 대 잡음 비를 가졌다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 추계학술발표논문집 (하)
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• pp.1885-1888
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• 2003

본 논문에서는 인쇄물의 위조방지를 위해 에러에 강한 디지털 워터마킹을 제안한다. 제안한 알고리즘은 워터마크 삽입을 위해 먼저 원영상을 웨이브릿 변환하여 근사(approximation) 이미지를 얻고, 워터마크는 근사 이미지의 DC계수를 제외한 중요한 DCT계수에 삽입된다. 워터마크의 강건도 향상을 위해 에러정정코드와 반복을 적용하고, 디지털 기기사이의 변환에 의한 차이를 줄이기 위해 CIE Lab 칼라 공간을 사용하였다. 표준 칼라 영상을 사용하여 실험한 결과, 기존 방법에 비하여 적은 반복으로도 비트에러가 발생을 감소하였으며, 알고리즘은 1차의 프린트 스캔에서는 robust 하고 2차의 프린트 스캔에서는 fagile 한 성격을 나타내었다, 본 알고리즘은 여권, 지폐, 신분증, 면허증등과 같은 인쇄물의 위조방지에 이용될 수 있다.

• 한국통신학회논문지
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• 제33권9C호
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• pp.712-719
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• 2008

시간적 에러은닉 기법은 손실된 데이터를 포함한 프레임과 이전프레임사이의 시간적 상관도(temporal correlation)를 이용하여 손실된 데이터를 복원하는 기술을 말한다. 이러한 시간적 에러은닉 방법은 블록단위의 복원기술과 화소단위의 복원기술로 나눌 수 있다. 본 논문에서 제안하는 방법은 어파인변환(affine transform)을 이용한 화소단위의 시간적 에러은닉에 관한 것으로 이는 손실된 블록내에 객체 또는 배경이 어파인 모델로 모델링 될 수 있는 기하학적 변환 즉 회전, 확대, 축소와 같은 변환이 있는 경우 더욱 높은 성능을 가진다. 또한 어파인 모델의 계산과정에 사용되는 움직임벡터가 서로 다른 객체의 움직임을 나타내는 경우에도 높은 성능을 유지하기 위해 비용함수를 정의하고 비용 값에 따라 적응적으로 어파인 에러은닉방법을 적용함으로써 보다 높은 성능을 가지게 한다. 실험결과 제안하는 알고리즘은 현재 H.264/AVC 참조소프트웨어에서 방법과 비교하여 최대 1.9 dB까지의 객관적 화질향상이 있는 것으로 나타난다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.1064-1065
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• 2015

단상 계통 연계형 전력 변환기에서 계통과 연계하기 위해서는 계통의 위상 정보를 정확히 측정하여 전력 변환기의 출력 주파수와 위상이 동일한 상태로 전류가 공급 되도록 해야 한다. 본 논문에서는 단상 d-q 좌표 변환 기법을 통한 위상 동기화 기법을 적용하여 왜곡된 계통전압이 d축 전압에 야기 되는 에러 성분을 최소화 하는 보상 기법을 제안한다. 제안된 기법은 동기 d축 전압을 일정한 주기로 적분하여 에러 성분을 최소화 한 후, PI제어를 통해 d축 전압을 0으로 수렴하게 하는 기법이다. 제안된 기법은 추가적인 하드웨어를 요구하지 않는다. 본 논문의 타당성을 검증하기 위해 3[kW]급 단상 계통 연계형 전력변환기 시작품을 제작하고 실험을 통해 증명하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.377-380
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• 2007

본 논문은 에러블록에 대해 인트라 프레임 예측모드를 이용하여 효율적인 공간적 에러 은닉 방법을 제안한다. 먼저, 에러블록내 픽셀값 복원을 위한 에러블록의 에지방향 예측은 주변 블록의 변환영역 예측모드를 이용한다. 예측된 에러블록의 정확한 에지방향은 인접한 두 에지방향과 비교하여 결정한다. 에러블록의 에지방향 예측을 주변블록의 예측모드를 이용함으로써, 기존의 에지방향 계산을 단축시킴으로써 효율적인 에러 은닉을 가능하게 한다