• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.520-521
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• 2017

The converted error is occurred by the time difference between the time interval signal and the clock in a Time-to-Digital Converter of counter-type. If the clock period is $T_{CLOCK}$ the converted error is a maximum $T_{CLOCK}$ by the time difference between the start signal and the clock. And the converted error is a maximum $-T_{CLOCK}$ by the time difference between the stop signal and the clock. However, when the clock is synchronized with the start signal and the colck is generated during the time interval signal the range of converted digital error is from 0 to $(1/2)T_{CLOCK}$.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.715-718
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• 1998

본 논문에서는 시분할 구조와 1.5bit 디지털 에러보상을 사용하여 작은 면적을 갖는 저 전압, 저전력 10bit 1㎒ 사이클릭 A/D 변환기를 제안하였다. 제안된 사이클릭 A/D 변환기는 시분할 구조를 사용함으로서 변환속도의 향상과 저 전력 특성을 가질 수 있었으며 1.5bit 디지털 에러 보상을 사용함으로서 10bit의 고해상도와 저 전력 특성을 구현할 수 있었다. 제안된 사이클릭 A/D 변환기는 0.6㎛ CMOS Nwell 공정 parameter로 simulation 하였으며 layout 결과 칩면적은 1.1㎜×0.8㎜ 이며 이는 비슷한 성능을 갖는 다른 A/D 변환기에 비하여 매우 작은 크기이다. 제안된 사이클릭 A/D 변환기는 3V의 전원전압에 1.6㎽의 전력소모를 갖는다. Matlab simulation 결과 INL, DNL은 각각 0.6LSB, 0.7LSB 이하의 값을 보였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.21 no.5
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• pp.893-898
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• 2017

A TDC(Time-to-Digital Converter) of counter-type is designed by $0.18{\mu}mCMOS$process and the supply voltage is 1.5 volts. The converted error of maximum $T_{CK}$ is occurred by the time difference between the start signal and the clock when the period of clock is $T_{CK}$ in the conventional TDC. And the converted error of -$T_{CK}$ is occurred by the time difference between the stop signal and the clock. However in order to compensate the disadvantage of the conventional TDC the clock is generated within the TDC circuit and the clock is synchronized with the start and stop signals. In the designed TDC circuit the conversion error is not occurred by the difference between the start signal and the click and the magnitude of conversion error is reduced (1/2)$T_{CK}$ by the time difference between the stop signal and the clock.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.4C
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• pp.541-549
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• 2004

In this paper, a new improved EREC based error resilient coding in JPEG-2000 standard is proposed, considering the error sensitive wireless environment with limited channel capacity. In order to apply EREC, we use the variable bit-rate by using R-D optimization. Simulation results demonstrate that the proposed EREC based error resilient coding is more resilient than the error resilient schemes used in JPEG-2000.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.23 no.5
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• pp.1310-1318
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• 1998

Sigma-delta converter is frequently used for conyerting low-frequency anglog to digital signal. The converter consists of a modulator and a digital filer, but our work is concentrated on the modulator. In this works, to design second-order sigma-dalta modulator with 14bit resolution, we define maximumerror limits of each components (operational smplifier, integrator, internal ADC, and DAC) of modulator. It is first performed modeling of an ideal second-order sigma-delta modulator. This is then modified by adding the non-ideal factors such as limit of op-amp output swing, the finit DC gain of op-amp slew rate, the integrator gian error by the capacitor mismatch, the ADC error by the cmparator offset and the mismatch of resistor string, and the non-linear of DAC. From this modeling, as it is determined the specification of each devices requeired in design and the fabrication error limits, we can see the final performance of modulator.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.36S no.5
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• pp.122-131
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• 1999

저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 본 논문에서는 변조기에 대해서만 언급한다. 모델링을 통해 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였으며, 이를 토대로 연산증폭기, 2비트 ADC 및 DAC 등을 설계·검증하고, 이들을 서로 연결하여 2차 sigma-delta 변조기를 구성하였다. 3비트 ADC의 기준전압을 조절하여 변조기 성능 향상을 도모하였으며, 내부 DAC를 축전기 및 간단한 제어회로로 구성하여 비선형성 에러를 최소화하였다. 설계된 각각의 구성요소들은 모델링에서 정의된 에러 범위를 모두 만족하였으며, 전체 변조기는87㏈의 입력범위와 87㏈의 최대 신호 대 잡음 비를 가졌다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11c
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• pp.1885-1888
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• 2003

본 논문에서는 인쇄물의 위조방지를 위해 에러에 강한 디지털 워터마킹을 제안한다. 제안한 알고리즘은 워터마크 삽입을 위해 먼저 원영상을 웨이브릿 변환하여 근사(approximation) 이미지를 얻고, 워터마크는 근사 이미지의 DC계수를 제외한 중요한 DCT계수에 삽입된다. 워터마크의 강건도 향상을 위해 에러정정코드와 반복을 적용하고, 디지털 기기사이의 변환에 의한 차이를 줄이기 위해 CIE Lab 칼라 공간을 사용하였다. 표준 칼라 영상을 사용하여 실험한 결과, 기존 방법에 비하여 적은 반복으로도 비트에러가 발생을 감소하였으며, 알고리즘은 1차의 프린트 스캔에서는 robust 하고 2차의 프린트 스캔에서는 fagile 한 성격을 나타내었다, 본 알고리즘은 여권, 지폐, 신분증, 면허증등과 같은 인쇄물의 위조방지에 이용될 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.9C
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• pp.712-719
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• 2008

Temporal error concealment indicates the algorithm that restores the lost video data using temporal correlation between previous frame and current frame with lost data. It can be categorized into the methods of block-based and pixel-based concealment. The proposed method in this paper is for pixel-based temporal error concealment using affine transform. It outperforms especially when the object or background in lost block has geometric transform which can be modeled using affine transform, that is, rotation, magnification, reduction, etc. Furthermore, in order to maintain good performance even though one or more motion vector represents the motion of different objects, we defines a cost function. According to cost from the cost function, the proposed method adopts affine error concealment adaptively. Simulation results show that the proposed method yields better performance up to 1.9 dB than the method embedded in reference software of H.264/AVC.

• Proceedings of the KIEE Conference
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• 2015.07a
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• pp.1064-1065
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• 2015

단상 계통 연계형 전력 변환기에서 계통과 연계하기 위해서는 계통의 위상 정보를 정확히 측정하여 전력 변환기의 출력 주파수와 위상이 동일한 상태로 전류가 공급 되도록 해야 한다. 본 논문에서는 단상 d-q 좌표 변환 기법을 통한 위상 동기화 기법을 적용하여 왜곡된 계통전압이 d축 전압에 야기 되는 에러 성분을 최소화 하는 보상 기법을 제안한다. 제안된 기법은 동기 d축 전압을 일정한 주기로 적분하여 에러 성분을 최소화 한 후, PI제어를 통해 d축 전압을 0으로 수렴하게 하는 기법이다. 제안된 기법은 추가적인 하드웨어를 요구하지 않는다. 본 논문의 타당성을 검증하기 위해 3[kW]급 단상 계통 연계형 전력변환기 시작품을 제작하고 실험을 통해 증명하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2007.05a
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• pp.377-380
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• 2007

본 논문은 에러블록에 대해 인트라 프레임 예측모드를 이용하여 효율적인 공간적 에러 은닉 방법을 제안한다. 먼저, 에러블록내 픽셀값 복원을 위한 에러블록의 에지방향 예측은 주변 블록의 변환영역 예측모드를 이용한다. 예측된 에러블록의 정확한 에지방향은 인접한 두 에지방향과 비교하여 결정한다. 에러블록의 에지방향 예측을 주변블록의 예측모드를 이용함으로써, 기존의 에지방향 계산을 단축시킴으로써 효율적인 에러 은닉을 가능하게 한다