일반적인 버스 아키텍처는 공용버스 내에 마스터와 슬레이브, 아비터, 디코더 등으로 구성되어 있다. 특히 여러 마스터들이 동시에 버스사용 권리를 받을 수 없으므로, 아비터가 공용버스와 마스터 사이에서 중재하는 역할을 수행한다. 중재 방식에는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 중재방식에 따라 버스 사용의 효율성이 결정된다. 반면 버스 아키텍처를 수정하여 시스템의 성능을 극대화할 수 있는데, 본 논문에서는 병렬 데이터 통신을 지원하는 플라잉 마스터 버스 아키텍처를 제안하였고, 위에서 언급한 여러 가지 버스 중재 방식에 대하여 일반적인 공용버스와 비교하여 장단점을 분석하였다. TLM(Transaction Level Model)을 이용한 성능검증 결과로부터 버스 중재방식과 무관하게 약 40%의 성능이 향상되었음을 확인하였다. 플라잉 마스터 버스 아키텍처가 좀 더 연구되고 다양한 SoC에 적용되면서 고성능 버스 아키텍처로 자리매김할 것이다.
전형적인 공용버스 아키텍처는 동일시간에 하나의 데이터 전송을 처리할 수 있다. 본 논문에서는 동일시간에 여러 데이터 전송을 할 수 있는 NAWM (No Arbitration Wild Master) 버스 아키텍처를 제안하고 있다. AMBA 시스템에 대하여 NAWM 버스아키텍처의 마스터 래퍼와 슬레이브 래퍼를 설계해 보았으며, AMBA 시스템의 대부분 IP들을 수정없이 적용하는 것이 가능하다는 사실과 추가되는 타이밍 지연은 무시가능하다는 것을 확인하였다. 시뮬레이션을 통하여 NAWM 버스 아키텍처에서 여러 마스터들이 슬레이브에 접근할 때, 50% 이상 병렬처리가 가능함을 알 수 있었다.
일반적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, 로터리 방식 등이 연구되고 있다. 본 논문에서는 데이터 트래픽 집중에 따른 Fixed Priority, Round Robin, TDMA, 로터리 방식에 대하여 성능을 분석해 보고, 성능개선을 위한 방법을 제안하려고 한다.
버스 아키텍처는 통신 전송을 만드는 마스터, 전송을 응답받는 슬레이브, 마스터를 선택하는 아비터, 그리고 버스를 연결해 주는 브리지 등으로 구성되어 있다. 이것은 최근에 좀 더 복잡해지고 있으며, 다중버스 아키텍처로 발전하고 있다. 본 논문에서는 여러 다중 shared bus 구조에 대해 논의해 보고 브리지의 레이턴시를 줄이기 위해서 메모리 셀렉터를 도입한 구조를 제안하였다. 마지막으로 이 버스구조에 DMA 마스터를 사용하는 LCD 컨트롤러를 집적하였으며, RTL 시뮬레이션과 FPGA 보드 테스트를 통하여 검증하였다. ModelSim 툴을 이용한 타이밍 시뮬레이션에서 DMA, LCD 라인버퍼, SDRAM 컨트롤러 등이 정상적으로 동작되었으며, LCD 패널이 장착된 실제 FPGA 보드에서 LCD 이미지를 확인하였다.
메타버스는 인공지능, 블록체인, 네트워크, 가상 현실, 착용 가능한 기기 등 수많은 현대 기술들이 발전하면서 서로 융합되어 생성된 대규모 디지털 가상화 세계이다. 현재 메타버스 기반 다양한 플랫폼들이 대중화되면서 산업계 및 연구계에서는 메타버스의 발전에 주목하고 있으며, 긍정적인 시장 전망을 예상하고 있다. 하지만, 아직까지 메타버스 세계에서 발생할 수 있는 보안 위협 요소 및 대책에 관한 연구는 상대적으로 부족하다. 메타버스는 새로운 패러다임의 컨텐츠 및 서비스를 제공하고, 기존 IT 환경에서보다 방대하고 예민할 수 있는 사용자의 데이터를 요구하며, 여러 IT 기술들이 결합된 시스템인 만큼 고려해야 할 보안 위협 요소들이 많다. 본 논문에서는 메타버스 아키텍처를 소개하고, 사용자의 이용 환경, 가상 환경 및 디지털 트윈 환경에서 발생할 수 있는 보안 위협 요소들에 대해 제시하면서, 이에 대해 메타버스 서비스 제공자, 사용자 및 관련 제도 관리자들이 고려할 수 있는 대책들에 대해 소개한다.
일반적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, 로터리 방식 등이 연구되고 있다. 본 논문에서는 데이터 트래픽 집중에 따른 Fixed Priority, Round Robin, TDMA, 로터리 방식에 대하여 성능을 분석해 보고, 성능개선을 위한 방법을 제안하려고 한다.
메타버스는 빠르게 발전하고 있는 현대적인 기술이다. 본 연구의 목적은 일반적인 관점뿐만 아니라 컴퓨터 비전의 관점에서 메타버스 기술을 조사하는 것이다. 제안 방법에서는 메타버스 주제와 연관된 컴퓨터 비전에 대한 철저한 분석이 수행되었다. 메타버스의 역사, 방식, 아키텍처, 이점과 결점 모두 포함되어 있다. 또한 메타버스의 미래와 이 기술의 적응하기 위해 해야 하는 단계들을 설명하고 있으며, 혼합 현실(MR), 증강 현실(AR), 확장 현실(XR) 및 가상 현실(VR)의 개념들을 간략하게 소개한다. 특히 본 연구에서는 컴퓨터 비전의 역할과 적용, 장단점, 그리고 미래 연구 분야에 대해 논의한다.
일반적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority방식, Round-Robin 방식, TDMA 방식, 로터리 방식 등이 연구되고 있다. 본 논문에서는 최근에 개발된 TDMA 방식과 로터리 방식에 대하여 성능을 비교해 보고, 성능개선을 위한 방법을 제안하려고 한다.
Metaverse is expected to bring many innovations to society, culture, and economy by providing realistic services in various fields while suppressing time and space constraints. However, unclear definitions owing to the high diversity of the metaverse add to the confusion of the ecosystem participants. The current metaverse service has many voices of concern owing to technical limitations and lack of a clear profit model. Nevertheless, given its high growth potential driven by the digital transformation, a solid and long-term technology development strategy seems to be necessary. Accordingly, we analyze development cases centering on the major metaverse service shapes presented in the Metaverse New Industry Leading Strategy announced by the Ministry of Science and ICT in January 2022. In addition, we study the characteristics and core technologies of each metaverse service for its realization and discuss future stages of technological development.
SoC의 버스 구조에는 싱글버스와 다중버스로 구분된다. 싱글버스는 전송을 원하는 여러 개의 마스터 중 선택된 하나의 마스터만이 데이터 트랜잭션을 수행할 수 있다. 반면에 다중버스는 개별적으로 동작이 가능한 버스를 브리지를 통해 연결하여 각각의 버스에서 여러 데이터를 병렬 처리할 수 있다. 그러나 현재의 버스에서 다른 버스로 데이터 통신을 수행할 경우, 레이턴시가 급격하게 증가할 수 있다. 게다가, 다중버스의 성능은 마스터의 개수, 슬레이브의 종류 등에 따라 쉽게 바뀔 수가 있다. 이에 본 논문에서는 TLM(Transaction Level Model) 시뮬레이션 방법을 이용하여 마스터의 개수, SDRAM, SRAM, 레지스터 등의 슬레이브 종류에 따른 싱글버스와 다중버스 아키텍처의 성능을 정량적으로 비교 분석하였다.
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[게시일 2004년 10월 1일]
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