• 한국인터넷방송통신학회논문지
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• 제12권1호
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• pp.165-172
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• 2012

$1.3{\mu}m$ 파장에서 동작하는 비대칭 Mach-Zehnder 간섭기에 분할전극 구조를 배열하여 전계 측정시스템의 감지부를 설계, 제작하였다. BPM 전산모사를 통해서 소자를 설계하였고, $LiNbO_3$에 Ti 확산방법으로 구현된 채널 광도파로에 집중 전극구조를 배열하여 집적광학 칩을 제작하였다. ${\pi}/2$ 위상차를 갖도록 설계된 비대칭 구조에서는 DC 0V에서 측정된 출력 광세기가 최고치에 약 1//2에 해당됨을 확인하였으며, 1KHz 전기신호를 인가해서 ${\pi}/2$ 위상차 때문에 나타나는 전기적 현상들을 확인하였다.

• Journal of the Korean Wood Science and Technology
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• 제16권2호
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• pp.1-41
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• 1988

톱밥을 보드에 활용(活用)하기 위한 방안(方案)으로서, 톱밥자체의 약(弱)한 결집력(結集力)과 치수불량성(不良性)을 개선(改善)하기 위하여 비(非) 목질계(木質系) 재료(材料)인 폴리프로필렌 사(絲)칩과 배향사(配向絲)를 혼합(混合) 결체(結締)함에 다른 보드의 기초성질(基礎性質)로서 물리적(物理的) 기계적(機械的) 성질(性質)을 고찰(考察)하였는 바, 현재(現在) 제재용(製材用)으로 많이 이용(利用)되고 있는 나왕재(羅王材)(white meranti)의 톱밥에 개질재료(改質材料)로서 비(非) 목질(木質) 계(系) 플라스틱 물질(物質)인 폴리프로필렌 사(絲)를 칩상(狀) 또는 배향사(配向絲)의 형태(形態)로 조제(調製)하여 일반(一般) 성형법(成型法)을 적용(適用)함으로써 톱밥과 결체(結締) 구성(構成)한 톱밥보드를 제조(製造)하였다. 12 및 15%로 하여 구성(構成)하였다. 배향사(配向絲)는 보드폭방향(幅方向)으로 0.5, 1.0 및 1.5cm의 일정(一定)한 간격(間隔)으로 배열(配列)하였다. 위의 조건(條件)에 의(依)해 단(單) 2 3층(層)으로 각기(各己) 구분(區分)제조된 사(絲)칩 또는 배향사(配向絲) 구성(構成) 톱밥보드의 물리적(物理的) 및 기계적(機械的) 성질(性質)을 구명(究明)하였는 바, 그 주요(主要)한 결론(結論)을 요약(要約)하면 다음과 같다. 1. 사(絲)칩 혼합(混合) 단층구성(單層構成)보드의 두께 팽창율(膨脹率)은 톱잡대조(對照)보드의 팽창율보다 모두 낮았다. 사(絲)칩 함량(含量)을 증가(增加) 시킴에 따라서 두께 팽창율은 점차(漸次) 감소(減少)하는 경향이 뚜렷하였다. 한편, 2층구성(層構成)보드는 단층(單層) 구성(構成)보드보다 높은 팽창율을 나타냈으나 대부분이 톱밥대조(對照)보드 보다 팽창율이 낮았다. 3층(層)으로 사(絲)칩구성(構成)한 보드는 톱밥대조(對照)보드보다도 모두 낮은 두께 팽창율을 나타냈다. 2. 사(絲)칩 배향사(配向絲) 구성(構成)보드의 두께 팽창율은 0.5cm 배향간격에서 사(絲)칩함량(含量) 12%와 15%의 길이 1.0cm와 1.5cm로 구성함으로써 단층(單層) 및 3층구성(層構成)보드의 최저치(最低値)보다 더 낮았다. 3. 단층구성(單層構成)보드의 휨강도는 비중(比重) 0.51 구성(構成)보드의 경우 사(絲)칩함량(含量) 3%에서 톱밥대조)對照)보드보다 높은 강도를 나타냈으나, KS F 3104 의 파티클보드 100타입 기준(基準) 값인 80 kgf/$cm^2$에 훨씬 못 미쳤다. 그러나 비중(比重) 0.63 구성(構成)보드에서 함량(含量) 6%의 길이 1.5cm 사(絲)칩 구성과 함량(含量)3% 의 모든 사(絲)칩 길이로 구성한 보드, 그리고 비중(比重) 0.72의 모든 사(絲)칩 구성보드는 KS F 기준값을 훨씬 상회(上廻) 하였다. 2층구성(層構成)보드의 휨강도는 톱밥대조(對照)보드보다도 사(絲)칩구성의 경우 모두 낮았으며 단층구성(單層構成)보드의 휨강도보다도 낮은 값을 나타냈다. 3층구성(層構成)보드의 휨강도는 사(絲)칩 함량(含量) 9% 이하(以下)의 길이 1.5cm 구성보드는 모두 톱밥대조(對照)보드보다 높은 값을 나타냈으며 KSF 기준값을 훨씬 상회(上廻) 하였다. 4. 배향사구성(配向絲構成) 톱밥보드의 경우(境遇), 배향간격(配向間隔)이 좁은 0.5cm에서 가장 높은 휨강도를 나타냈으며, 배향간격이 보다 넓은 1.0cm 와 1.5cm 구성(構成)에서는 휨 강도가 0.5cm 간격 보다 낮았다. 그러나 배향사구성(配向絲構成) 톱밥보드는 모두 톱밥대조(對照)보드 보다 높은 휨강도를 나타냈다. 5. 사(絲칩) 배향사(配向絲) 구성 보드의 휨강도는 거의 대부분(大部分)의 구성보드에서 톱밥대조(對照)보드보다 높은 값을 나타냈으며 KSF 기준값을 훨씬 상회(上廻) 하였다. 특(特)히 배향간격이 좁고, 길이가 긴 사(絲)칩으로 구성한 보드의 휨강도가 높은 값을 나타냈다. 그리고 사(絲)칩을 배향사(配向絲)와 혼합(混合) 구성(構成)할 때 배향사의 간격이 넓어짐에 따라 톱밥과 배향사(配向絲)만으로 구성한 보드보다도 휨 강도가 높아지는 현상(現象)이 나타났다. 6. 단층(單層), 2층(層) 및 3층(層) 구성(構成) 보드의 탄성계수는 대부분(大部分) 톱밥대조(對照)보드 보다 낮은 값을 나타냈다. 그러나 배향사(配向絲) 구성(構成) 톱밥보드에 있어서는, 배향 간격이 0.5, 1.0, 1.5crn로 됨에 따라서 톱밥대조(對照)보드보다도 각각(各各) 20%, 18%, 10% 탄성계수가 증가(增加)되었다. 7. 사(絲)칩 배향사(配向絲) 구성(構成) 보드의 탄성계수(彈性係數)는 배향간격 0.5crn, 1.0cm 및 1.5crn에서 거의 모두 톱밥대조(對照)보드보드보다도 훨씬 높은 값을 나타냈다. 그리고 함량(含量)9% 이하(以下)에서 사(絲)칩길이를 0.5cm이상(以上)으로 구성하였을 때 배향사(配向絲)만을 구성한 톱밥보드보다도 탄성계수가 높아지는 현상(現象)이 나타났는데, 배향(配向)간격이 좁은 경우 사(絲)칩결체(結締)에 의(依)한 탄성계수(彈性係數) 증가효과(增加效果)가 컸다. 8. 사(絲)칩 혼합(混合) 단층구성(單層構成) 보드의 박리저항(剝離抵抗)은 톱밥대조(對照)보드 보다 모두 낮았다. 그러나 비중(比重) 0.63의 사(絲)칩 구성보드는 KS F 3104의 100타입 기준 값인 1.5kgf/$cm^2$를 모두 상회(上廻) 하였고, 비중(比重) 0.72의 사(絲)칩 구성보드는 200타입의 기준값 3kgf/$cm^2$를 상회(上廻)하는 박리저항(剝離抵抗)을 나타냈다. 2층(層), 3층(層) 및 배향구성(配向構成)도 거의 모두 200타입의 기준값 3kgf/$cm^2$를 상회(上廻) 하였다. 9. 단층구성(單層構成)보드의 나사못유지력(維持力)은 사(絲)칩을 혼합 구성한 경우, 대체(大體)로 톱밥대조(對照)보드보다도 낮은 값을 나타냈다. 그러나, 2층(層) 및 3층구성(層構成)보드에서는 사(絲)칩 구성(構成)에 따른 감소경향(減少傾向)이 나타나지 않고 대체로 고른 나사못 유지력을 나타냈다. 또한, 사(絲)칩 배향사(配向絲) 구성(構成)보드에서는 사(絲)칩함량(含量) 9% 이하(以下)에서 거의 모두 톱밥대조(對照)보드 보다도 높은 나사못 유지력을 나타냈다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.36-43
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• 1999

새로운 방식의 직접 디지털 주파수 합성기(Direct Digital Frequency Synthesizer, DDFS)의 설계방식을 제시하였다. 배열형 CORDIC(Coordinate Rotate Digital Computer)을 해석함에 있어서 오차의 크기를 계산하였다. 오차에는 계산회수의 부족에서 발생하는 ‘반복회수오차’와 제한된 데이터 비트수를 사용함으로써 계산에 사용하지 못하는 유효숫자 이하를 버림으로써 발생하는‘절단오차’로 분류할 수 있다. 실제로 각 비트별로 오차를 측정해 보면 8비트시 7단, 16비트시 12단, 24비트시 20단으로 근최적화된 파이프라인 단수를 얻을 수 있었다. 이 DDFS는 FPGA칩으로 구현되었고, 측정결과 235MHz의 구동 클럭에서 안정된 동작을 보였으며, 11.75MHz의 최대 출력 주파수를 발생시켰다. 위상별 진폭값을 ROM에 저장하는 기존의 방식에 비하여, 보다 높은 정밀도와 처리속도를 보이며, 제조공정 역시 단순해 질 것이다. 특히 같은 비트를 채택한 경우 롬방식에 비하여 5배정도의 높은 정밀도를 얻었다.

• 한국인터넷방송통신학회논문지
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• 제22권6호
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• pp.43-49
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• 2022

FMCW레이다는 일반 차량의 충돌방지용도 뿐만 아니라 자율주행시스템에서 활발히 센서로서 사용이 되고 있다. 본 논문에서는 자율주행센서로서 개발한 2-chip 기반의 FMCW MIMO(Multi Input Multi Output) 레이다 설계 및 구현에 대해서 설명하였다. 사용 칩을 이용하여 48채널의 가상배열을 이용하여 방위각 해상도가 우수하게 설계하였으며, 특히 Frame 기반과 Chirp 기반의 파형발생 및 신호처리를 혼합하여 최대탐지 가능 속도와 속도 보상에 대해 강점을 보유할 수 있도록 제작하였으며, 구현된 시스템은 실험실 내 시험과 실제 주행시험을 통하여 성능 및 상용화 가능성에 대한 분석을 진행하였다.

• 콘크리트학회논문집
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• 제21권2호
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• pp.179-186
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• 2009

고강도콘크리트의 취약점으로 지적되고 있는 화재시의 폭렬현상에 대한 대책을 마련하기 위해 각 계의 노력이 활발한 현 상황에서 각종 폭렬 저감성 재료 및 새로운 개념의 소재에 대한 적정 혼입비율을 구명해야 하는 긴요한 상황이다. 본 연구에서는 메타카올린, 페타이어칩, 폴리프로필렌섬유 및 강섬유의 4가지 기능성 소재를 대상으로, 기본적인 품질 요건은 물론, 내화성능에 최적의 효과를 나타낼 수 있는 배합비를 실험적, 통계적으로 도출하고자 하였다. 여기서, 실험은 4인자 3수준의 직교배열표를 이용하여 최소실험법으로 계획하고, 통계적 분석은 반응표면분석 기법을 이용하였다. 그 결과, 80 MPa급 고강도콘크리트의 내화성능 보강인자로 선정된 기능성 소재간에는 복합 사용시 상호 보완적인 기여를 하는 것으로 확인되었다. 한편, 반응표면분석을 통해 도출한 내화성능 보강인자의 최적조건은 메타카올린을 실리카퓸 대신 80% 수준으로 용적치환하고, 폐타이어칩은 잔골재 대신 3% 수준으로 용적치환하는 경우와 폴리프로필렌 섬유를 전체용적에 대하여 0.2% 수준으로 첨가하는 한편, 강섬유를 혼입하지 않는 것이 고강도콘크리트의 기초 특성과 내화특성을 고루 만족할 수 있는 것으로 분석되었다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.913-920
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• 2011

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.15-22
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• 2005

본 논문에서는 생명체의 구조를 모방하여, 디지털시스템에서 자가검출과 자가치유가 가능한 구조를 제안한다. 자가치유시스템은 인공 셀의 2차 배열과 여분의 인공 셀로 구성된다. 인공 셀은 멀티플렉서를 기본으로 한 로직블록(logic block)과 로직블록을 제어하기 위한 게놈블록(genome block)으로 구성된다. 인공 셀은 자가검출이 가능하도록 DCVSL (differential cascode voltage switch logic)구조로 설계된다. 만약 인공 셀에서 고장이 발생하면, 자가 검출되고 고장 난 인공 셀이 속한 열은 bypass기능만을 가지고 치유를 위해, 여분 셀과 이웃 셀을 이용하여 시스템을 재구성한다. 하이닉스 $0.35{\mu}m$공정을 이용해 $1.14{\times}0.99mm^2$의 코어면적을 가지는 2비트 업다운카운터를 제작하였고 회로시뮬레이션과 칩 테스트를 통해 검증하였다.

• 전기전자학회논문지
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• 제15권1호
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• pp.57-63
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• 2011

본 논문에서는 대역폭 조정이 가능한 다중 생체 신호 처리용 대역 통과 필터 회로에 관한 것이다. 일반적인 대역 통과 필터는 출력 단에 연결되는 커패시터 배열의 값을 조절하여 고역 -3dB 차단 주파수를 결정한다. 하지만 본 논문에서 제안하는 대역 통과 필터 회로는 커패시터 대신에, 증폭기에 사용되는 바이어스 전압을 통해 증폭기의 트랜스 컨덕턴스 값을 조절하여 차단 주파수를 조절한다. 이러한 방법은 기존의 방식보다 칩 면적을 최소한 1/10로 줄일 수 있어 저면적 설계가 가능하다. 조정 가능한 고역 -3dB 차단 주파수의 대역은 100Hz에서 1KHz이며 사용된 공정은 0.18um CMOS 표준 공정이다. 저 전력 설계를 위해 회로는 서브 스레쉬 홀드 영역에서 동작하며 공급전압은 1V이고, 회로의 총 전류 소모는 1uA이다.

• 정보처리학회논문지A
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• 제14A권5호
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• pp.301-308
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• 2007

본 논문에서는 위상기반 양안스테레오정합 알고리즘을 이용, 실시간으로 dense disparity map을 추출 가능한 고성능 가속기 구조를 설계하였다. 채택된 알고리즘은 웨이블릿 기반의 위상차 기법의 강건성과 위상상관 기법의 기본적인 control 기법을 결합한 Local Weighted Phase Correlation(LWPC) 스테레오정합 알고리즘으로서 4개의 주요 단계로 구성이 되어 있다. 해당 알고리즘의 효율적인 병렬 하드웨어의 설계를 위하여, 제안된 가속기는 각 단계의 기능블록은 SIMD(Single Instruction Multiple Data Stream) 모드로 동작하게 되며, 전체적으로 각 기능 블록은 파이프라인(pipeline) 모드로 실행된다. 그 결과 제안된 구조에서 제시된 파이프라인 동작 모드의 선형 배열 프로세서는 행렬 순차수행 방법에 의한 2차원 영상처리에서 전치메모리의 필요를 제거하면서도 연산의 일반성과 고효율을 유지하게 한다. 제안된 하드웨어 구조는 Xilinx HDL을 이용하여 필요한 하드웨어 자원을 look up table, flip flop, slice, memory의 소모량으로 표현하였으며, 그 결과 실시간 처리 성능의 단일 칩 구현 가능성을 보여주었다.

• 대한전자공학회논문지TC
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• 제39권3호
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• pp.158-164
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• 2002

2-6 GHz 디지털 위상변위기 모듈을 설계, 제작하였다. 위상변위기 모듈에 사용된 MMIC 칩은 광대역을 구현하기 위해 Lange 커플러로 구성된 반사형 회로를 이용하여 설계 및 제작하였다. 위상변위기 모듈은 6.1°RMS 위상오차, 13.5 dB 최대 삽입손실과 각각, 8 dB와 10 dB의 입·출력 반사손실 특성을 갖는다. 32개의 위상 상태를 측정하기 위해서 컴퓨터를 사용하여 측정을 자동화 시켰다. 8×8 위상배열용 모듈들간의 RMS 삽입 위상오차는 최대 ±0.5°이내이고, 모듈들간의 평균 삽입손실 편차는 최대 ±0.5 dB를 넘지 않았다. 제작된 위상변위기 모듈의 크기는 45 × 22.5 × 60 ㎣. 이다.