• Electronics and Telecommunications Trends
• /
• v.6 no.3
• /
• pp.23-36
• /
• 1991

• Proceedings of the Korean Vacuum Society Conference
• /
• 2004.02a
• /
• pp.76-76
• /
• 2004

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2008.06a
• /
• pp.114-114
• /
• 2008

반도체 device의 성능을 향상시키기 위하여 패턴은 더욱 더 고 집적화 되고 배선 또한 다층배선 구조를 가지게 되었으며 요구되는 선폭 또한 더욱 미세화 되어 CMP 공정이 도입되게 되었다. 이러한 CMP 공정에 사용되는 소모품으로는 크게 세 가지의 중요한 부분으로 나눌 수 있다. 그것은 slurry와 pad, conditioner이다. 그중에 pad conditioning 공정은 CMP 공정시 pad의 마모에 따라 감소하는 removal rate(RR)값을 회복시키기 위한 공정으로 마모된 pad의 표면을 활성화 시켜주는 중요한 공정이다. 하지만 pad conditioning 공정을 장시간 진행하게 되면 conditioner 표면에 오염물이 발생하게 되며, 오염물로 인하여 wafer표면에 scratch 및 defect을 발생시키는 원인이 될 수 있다. 이러한 문제점을 보완하기 위하여 conditioner의 표면을 변화시켜 공정중의 오염이 발생하지 않도록 하는 것이 중요하다. 본 논문에서는 oxide CMP 실험을 통하여 conditioner표면에 오염물이 발생함을 확인하였으며 energy dispersive spectroscopy(EDS) 분석을 통하여 주오염물의 성분이 oxide slurry중 silica임을 확인하였다. Conditioner의 표면을 소수성으로 만들기 위하여 self assembled monolayer(SAM) 방법을 이용하여 표면에 코팅을 하였으며, 소수성 박막이 코팅된 conditioner와 코팅되지 않은 conditioner의 비교 실험을 통하여 오염 정도를 비교하였다.

• IE interfaces
• /
• v.9 no.2
• /
• pp.83-94
• /
• 1996

본 논문에서는 자동차용 전기배선 제조공정 중 절압공정을 대상으로 기계별 작업순서결정에관한 개선된 방법에 관하여 연구한다. 기계별 작업순서에 대하여 작업자들이 현장에서 느끼는 불편한 점들을 개선하려는 목적에서 연구를 진행하였음 개선된 방법을 통하여 자재교환과 치구교환횟수를 감소시킬 수 있었다. 그 결과 기계가동율이 향상되었고 계획된 작업순서에 대한 작업준수율을 높일 수 있었다.

• Proceedings of the Korean Institute of Surface Engineering Conference
• /
• 2015.11a
• /
• pp.191-191
• /
• 2015

반도체 소자 성능 향상을 위한 3차원 TSV배선 공정이 연구되었다. 전기도금을 이용한 TSV 공정 시 기존에는 황산 구리 수용액내에 억제제, 가속제, 평탄제등을 첨가한 복잡한 전해질이 사용되었지만 본 연구에서는 억제제만을 이용하여 Cu bottom-up filling에 성공하여 전해질의 조성을 단순화 시켰다.

• Korean Chemical Engineering Research
• /
• v.47 no.1
• /
• pp.1-10
• /
• 2009

As a demand for the portable device requiring smaller size and better performance is in hike, reducing the size of conventionally used planar 2 dimensional chip cannot be a solution for the enhancement of the semiconductor chip technology due to an increase in RC delay among interconnects. To address this problem, a new technology - "3 dimensional (3D) IC chip stack" - has been emerging. For the integration of the technology, several new key unit processes (e.g., silicon through via, wafer thinning and wafer alignment and bonding) should be developed and much effort is being made to achieve the goal. As a result of such efforts, 4 and 8 chip-stacked DRAM and NAND structures and a system stacking CPU and memory chips vertically were successfully developed. In this article, basic theory, configurations and key unit processes for the 3D IC chip integration, and a current tendency of the technology are explained. Future opportunities and directions are also discussed.

• Journal of KIISE:Computer Systems and Theory
• /
• v.26 no.12
• /
• pp.1458-1467
• /
• 1999

VLSI 공정 기술이 발달하면서 이웃한 전선 간의 간격이 점점 더 가까워 지고 있으며, 그에 따라 인접 전선 간의 혼신 문제가 심각해지고 있다. 본 논문에서는 3층 그리드 채널 배선에 적용 가능한 혼신을 최소화시키는 배선층 할당 방법을 제안한다. 이 방법은 선형 의사 불린 최적화 기법에 맞도록 고안되었으며, 적절한 변수 선택 휴리스틱과 상한값 추정 방법을 통하여 최적의 결과를 짧은 시간 안에 찾아낸다. 실험 결과를 통하여, 일반적인 0/1 정수 선형 프로그래밍 기법과 비교하여 성능과 수행시간 면에서 우수함을 보인다. Abstract Current deep-submicron VLSI technology appears to cause crosstalk problem severe since it requires adjacent wires to be placed closer and closer. In this paper, we deal with a horizontal layer assignment problem for three layer HVH channel routing to minimize coupling capacitance, a main source of crosstalk. It is formulated in a 0/1 integer linear programming problem which is then solved by a linear pseudo boolean optimization technique. Experiments show that accurate upper bound estimation technique effectively reduces crosstalk in a reasonable amount of running times.

• Journal of the Microelectronics and Packaging Society
• /
• v.21 no.3
• /
• pp.1-6
• /
• 2014

The demand for fine-pitch devices is increasing due to an increase in I/O pin count, a reduction in power consumption, and a miniaturization of chip and package. In addition non-scalability of Cu pillar/Sn cap or Pb-free solder structure for fine-pitch interconnection leads to the development of bumpless interconnection system. Few bumpless interconnect systems such as BBUL technology, SAB technology, SAM technology, Cu-toCu thermocompression technology, and WOW's bumpless technology using an adhesive have been reviewed in this paper: The key requirements for Cu bumpless technology are the planarization, contamination-free surface, and surface activation.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2000.02a
• /
• pp.65-65
• /
• 2000

반도체 소자의 고집적화는 배선에서 많은 문제점을 야기 시킨다. 이러한 문제점들 중에서 대표적인 것이 과도한 전류밀도에 의한 electro-migration(EM)이다. 이는 앞으로 배선의 선폭이 0.25$mu extrm{m}$미만일 경우 더욱 심화될 전망이다. 이에 대안으로 Al-합금에서 Cu로 대체하여 이러한 문제를 해결하려 하고 있다. 그런데, Cu는 Si 및 SiO2와 높은 반응성과 빠른 확산속도를 가지기 때문에 확산방지막이 필요로 되어진다. 현재에는 TiN, TaN 등의 확산방지막이 사용되어지고 있으나, TiN 박막의 경우 표면에 Ti와 oxide와의 결합에 의해 Ti-O 성분이 존재하는데, 이럴 경우 Cu 증착을 하는데 있어 부정적인 요인이 된다. 또한, 이러한 화합물은 Cu와 TiN 계면사이에 밀착성을 나쁘게 하여 고전류 인가시 EM에 있어 높은 저항성을 가질 수가 없다. 따라서, 본 연구는 MOCVD방식으로 Cu 박막을 증착하기에 앞서 수소플라즈마를 이용하여 TiN 표면에 형성된 산소 화합물을 제거한 후 Cu를 증착하여 동일한 조건에서 EM 가속화 실험을 하였다. 그림 1은 Cu/TiN 구조에 있어 수소 전처리를 한 배선의 구조의 MTF(mean time to failure)가 65분이고 전처리를 하지 않은 배선구조는 40분으로 약 50% 긴 MTF를 가지는 것으로 나왔다. 결론적으로 Cu와 TiN 계면에 좋은 밀착성은 EM에 있어 우수한 저항성을 가지는 것으로 나왔다.

• Journal of the Korea Academia-Industrial cooperation Society
• /
• v.17 no.6
• /
• pp.708-714
• /
• 2016

In today's semiconductor industry, manufacturing technology is being developed for the purpose of processing large amounts of data and improving the speed of data processing. The packaging process in semiconductor manufacturing is utilized for the purpose of protecting the chips from the external environment and supplying electric power between the terminals. Nowadays, the WLP (Wafer-Level Packaging) process is mainly used in semiconductor manufacturing because of its high productivity. All of the silicon dies on the wafer are subjected to a high pressure and temperature during the molding process, so that die shift and warpage inevitably occur. This phenomenon deteriorates the positioning accuracy in the subsequent re-distribution layer (RDL) process. In this study, in order to minimize the die shift, a vision inspection system is developed to collect the die shift measurement data.