• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.408.1-408.1
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• 2016

현대 반도체 산업에서 소자의 집적도가 증가함에 따라 층간 절연막의 두께가 줄어들어 RC delay현상이 발생한다. 또한 유연성에 대한 요구도 증가하고 있다. 그 대안으로 저유전 SiO2 무기물, 유무기 복합체, 유기물 등이 크게 각광받고 있다. 본 연구는 SiO2 hollow sphere와 폴리이미드를 이용해 유무기복합체를 합성하고 유전율 측정 및 유연성 테스트를 진행한 내용을 담고있다. 먼저 폴리스티렌에 SiO2를 코팅한 후 폴리이미드 용액과 기계적으로 혼합시킨다. 이후 스핀코팅 및 열처리를 이용해 한단계로 복합체를 합성할수 있다. 합성된 복합체의 유전율은 최소 1.6에 가까운 수치를 나타낸다.

• 반도체디스플레이기술학회지
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• 제5권1호
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• pp.5-11
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• 2006

One of the most important is to insure that a new circuit design is qualified far release before it is scheduled for manufacturing, test, assembly and delivery. Due to various causes, there happens to be a low yield in the wafer process. Wafer test is a critical process in analyzing the chip characteristics in the EDS(electric die sorting) using analytic tools -wafer map, wafer summary and datalog. In this paper, we propose new analytic map algorithms for DDI chip test data. Using the proposed analytic map algorithms, we expect to improve the yield, quality and analysis time.

• 반도체디스플레이기술학회지
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• 제3권4호
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• pp.19-27
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• 2004

The characteristic evaluation of A/D converter is to measure the linearity of the converter. The evaluation of the linearity is to measure the DNL, INL, gain error and offset error in the various test parameters of A/D converter. Generally, DNL and INL are to be measured by the Histogram Test Algorithm in the DSP-based ATE environment. And gain error and offset error are to be measured by the calculation equation of the measuring algorithm. It is to propose the new Concurrent Histogram Test Algorithm for the test of the housekeeping A/D converter used in the CDMA cellular phone. Using the proposed method, it is to measure the DNL, INL, gain error and offset error concurrently and to show the measured results.

• 반도체디스플레이기술학회지
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• 제18권3호
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• pp.42-46
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• 2019

In this paper, we introduce the novel idea to improve parallel test efficiency of semiconductor test. The idea includes the test interface card consisting of NoC structure able to transmitting test data regardless of ATE speed. We called the scheme "Multi-Clock" mode. In the proposed mode, because NoC can spread over the test data in various rates, many semiconductors are tested in the same time. We confirm the proposed idea will be promising through a FPGA board test and it is important to find a saturation point of the Multi-Clock mode due to the number of test chips and ATE channels.

• 반도체디스플레이기술학회지
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• 제19권2호
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• pp.82-87
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• 2020

In this paper, we introduce the novel idea to improve the B/W usage efficiency of on-chip networks used for TAM to test multiple DRAMs. In order to avoid the local bottleneck of test packets caused by an ATE, we make test patterns using microcode-based instructions within ATE and adopt a test bus to transmit test responses from DRAM DFT (Design for Testability) called Test Generator (TG) to ATE. The proposed test platform will contribute to increasing the test economics of memory IC industry.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 추계학술발표논문집(상)
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• pp.681-684
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• 2004

본 논문에서는 기존의, 3C-3D 구조의 반도체 Spinner 장비가 동시에 처리할 수 있는 웨이퍼의 양이 3개고 제한적이며 HP와 CP Unit이 따로 존재하기 때문에 웨이퍼의 생산성을 저하시키는 단점을 보완하기 위하여 6C-6D 형태의 구조를 갖고 HP와 CP의 Unit을 HCP와 PEB Unit으로 변경시킨 새로운 구조의 Spinner를 설계하였으며, 이 장비의 로봇들을 학습시키고 테스트하기 위한 GTP 개발에 관하여 논한다. 새로운 구조의 Spinner 장비에서 각 Unit 로봇들을 효과적으로 학습시키기 위하여 장비의 구성 요소에 따라 사용자 인터페이스용 레이아웃을 능동적으로 설계하도록 하였으며 구성 요소들 간의 관계를 정의하고 사용자 편의성에 적합한 구성 요소들을 유연성 있게 배치하도록 하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2020년도 추계학술대회
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• pp.248-251
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• 2020

전 반도체 제조 및 검사 공정 과정을 자동화하는 스마트 팩토리의 실현에 있어 제품 검수를 위한 검사 장비는 필수적이다. 하지만 딥 러닝 모델 학습을 위한 데이터 처리 과정에서 엔지니어가 전체 웨이퍼 영상에 대하여 결함 항목 라벨을 매칭하는 것은 현실적으로 불가능하기 때문에 소량의 라벨 (labeled) 데이터와 나머지 라벨이 없는 (unlabeled) 데이터를 적절히 활용해야 한다. 또한, 웨이퍼 영상에서 결함이 발생하는 빈도가 결함 종류별로 크게 차이가 나기 때문에 빈도가 적은 (minor) 결함은 잡음처럼 취급되어 올바른 분류가 되지 않는다. 본 논문에서는 소량의 라벨 데이터와 대량의 라벨이 없는 데이터를 동시에 활용하면서 결함 사이의 발생 빈도 불균등 문제를 해결하는 점진적 데이터 평준화 (progressive pseudo-labeling balancer)를 제안한다. 점진적 데이터 평준화를 이용해 분류 네트워크를 학습시키는 경우, 기존의 테스트 정확도인 71.19%에서 6.07%-p 상승한 77.26%로 약 40%의 라벨 데이터가 추가된 것과 같은 성능을 보였다.

• 반도체디스플레이기술학회지
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• 제23권1호
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• pp.97-103
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• 2024

In this paper, the difference between the S-parameter and the characteristic impedance according to the structural change of the fine pitch coaxial socket was analyzed. A pitch of the probe pin was applied to 0.20mm, and ground pins of different conditions were placed on each of the five signal pins. Insertion loss and reflection loss were analyzed for the coaxial socket of normal structure and the two sockets of the proposed structure. In addition, the difference in characteristic impedance was analyzed using time domain reflectometry. Through the analysis, it was confirmed that the characteristic impedance was improved applying the new structures of the socket at the same pitch

• 전자공학회논문지
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• 제51권5호
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• pp.106-113
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• 2014

최근 반도체 업계에서 주요 관심사로 떠오르고 있는 SOC(System-on-a-chip) 테스트는 비용 및 시간 절감을 위해 여러 종류의 FDR(Frequency-directed run-length) 기술이 제안되었다. 기존의 FDR보다 압축률을 향상시키는 EFDR(Extended-FDR)과 SAFDR(Shifted-Alternate-FDR), VPDFDR(Variable Prefix Dual-FDR)이 있다. 본 논문에서는 제안한 Frequency-ordered 방식은 FDR, EFDR, SAFDR, VPDFDR에 적용시켜 상당한 압축률 개선을 보인다. 본 기술을 사용하면 압축률을 극대화할 수 있고, 결과적으로 전체적인 양산 테스트 비용 및 시간을 크게 절감할 수 있게 한다.

• 전자공학회논문지
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• 제51권12호
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• pp.72-82
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• 2014

최근 스마트폰, 태블릿 PC, SSD(Solid State Drive)의 보급률 증가로 메모리 반도체 산업시장의 규모는 지속적으로 증가하고 있다. 또한 최근 SSD시장에 TLC NAND-형 플래시 메모리 제품의 출시로 인해 TLC NAND-형 플래시 메모리의 수요가 점차 증가할 것으로 예상된다. SLC NAND 플래시 메모리는 많은 연구가 진행되었지만 TLC NAND 플래시 메모리는 연구가 진행되지 않고 있다. 또한 NAND-형 플래시 메모리는 고가의 외부장비에 의존하여 테스트를 하고 있다. 따라서 본 논문은 기존에 제안된 SLC NAND 플래시 메모리와 MLC NAND 플래시 메모리 테스트 알고리즘을 TLC NAND 플래시 메모리에 맞게 알고리즘과 패턴을 수정하여 적용하고 고가의 외부 테스트 장비 없이 자체 테스트 수행이 가능한 구조를 제안한다.