• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2012년도 한국컴퓨터종합학술대회논문집 Vol.39 No.1(A)
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• pp.74-76
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• 2012

반도체 공정은 웨이퍼를 제작할 때 오류가 발생할 경우 웨이퍼 전체를 사용하지 못하는 손실이 발생한다. 이로 인해 반도체 공정제어 소프트웨어는 높은 품질을 요구하고 있다. 반도체 공정제어 소프트웨어를 위한 테스트의 중요성도 높아졌다. 하지만 반도체 공정제어 공정제어 소프트웨어 테스트는 대상이 되는 프로그램에 따라 테스트 스크립트의 변화가 많다. 이로 인해 테스트 스크립트 작성의 비용이 높으며, 이미 작성된 스크립트의 재사용이 어렵다. 이러한 문제를 해결하기 위해 이 논문에서는 반도체 공정제어 소프트웨어를 위한 테스트 스크립트 생성과정과 생성된 스크립트의 재사용성을 높이기 위한 색인방법을 제안한다. 제안한 스크립트 생성과정은 반도체 공정제어에서 사용하는 일반적인 테스트 과정을 기반으로 스크립트 생성의 복잡도를 줄일 수 있다. 소프트웨어에 존재하는 함수의 수정으로 인한 스크립트 재사용성 불가 문제를 해결하기 위해 함수에 대한 정보를 색인하여 기존 스크립트의 재사용성을 높인다.

• 전기전자학회논문지
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• 제25권3호
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• pp.578-583
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• 2021

본 논문에서는 반도체의 신뢰성을 테스트하기 위한 가속 시험에 대해 설명하고 자동차 반도체의 신뢰성 테스트 국제 표준인 AEC-Q100에 대해 다룬다. 반도체는 수십년 동안 사용할 수 있기 때문에 수명 전주기에서 발생하는 잠재적인 문제점을 테스트하기 위해서는 집중적으로 스트레스를 가하여 테스트 시간을 최소화하는 가속 시험이 필수적이다. 자동차 반도체에서 사용하는 대표적인 가속 시험인 AEC-Q100은 반도체에서 발생하는 각종 불량과 그 원인을 분석할 수 있도록 설계되었기 때문에 반도체의 수명과 신뢰성을 예측할 수 있을 뿐만 아니라 설계상, 제조상의 문제도 쉽게 찾아낼 수 있다. AEC-Q100은 가속 스트레스 시험, 가속 수명 시험, 패키지 적합성 시험, 공정 신뢰성 시험, 전기적 특성 시험, 결함 검출 시험, 기계적 특성 시험의 7개 테스트 그룹으로 구성되며 동작 온도에 따라 Grade 0에서 Grade 3까지 4개의 등급이 존재한다. 반도체 소자, 광전자 반도체, 센서 반도체, 멀티 칩 모듈, 수동 소자 분야에서는 각각 AEC-Q101, Q102, Q103, Q104, Q200이 사용된다.

• 한국산학기술학회논문지
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• 제22권1호
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• pp.327-332
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• 2021

패키지레벨에서 반도체의 신뢰성 검사는 테스트 소켓에 반도체 칩 패키지를 탑재시킨 상태에서 테스트가 진행되며, 테스트 소켓은 기본적으로 반도체 칩 패키지의 형태에 따라서 그 모양이 결정되는 것이 일반적이다. 또한, 반도체 칩 패키지의 리드와 소켓 리드의 기계적인 접촉에 의해 테스트 장비와 연결하는 매개체의 역할을 하며, 신호전달 과정에서 신호의 손실을 최소화하여 반도체에 검사신호를 잘 전달할 수 있도록 하는 기능이 핵심이다. 본 연구에서는 이웃하고 있는 전기 전달 경로의 상호 영향성을 검사 할 수 있는 기술을 적용함으로써 수명 검사와 정밀 측정뿐만 아니라 이웃하고 있는 전기 전달 경로의 구조를 포함하여 단 한 번의 접촉을 통해 100개미만의 실리콘 테스트 소켓의 합선 테스트가 가능하도록 개발하였다. 개발된 장치의 테스트 결과 99%이상의 테스트 정밀도와 0.66이하의 동시 검사속도 특성을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.507-511
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• 2018

본 논문은 시스템 IC 반도체의 고속(300MHz) 테스트를 위한 시스템 개발에 대한 방법을 제안한다. 하이스피드 테스트 시스템은 고속 테스트 회로 인터페이스와 노이즈 저감을 위한 PCB 설계 방법을 제안한다. 본 논문은 개발된 시스템의 성능 검증을 위한 평가 항목과 절차를 제안한다. 시스템 IC 하이스피드 테스트 시스템 개발은 국내 시스템 IC테스트 장비개발의 최적화에 도움이 될 것으로 생각한다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2018년도 제58차 하계학술대회논문집 26권2호
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• pp.357-359
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• 2018

최근 메모리 반도체 시장은 SD(Secure Digital) 메모리 카드, SSD(Solid State Drive)등의 보급률 증가로 메모리 반도체의 시장이 대규모로 증가하고 있다. 메모리 반도체는 개인용 컴퓨터 뿐만 아니라 스마프폰, 테플릿 PC, 교육용 임베디드 보드 등 다양한 산업에서 이용 되고 있다. 또한 메모리 반도체 생산 업체가 대규모로 메모리 반도체 산업에 투자하면서 메모리 반도체 시장은 대규모로 성장되었다. 플래시 메모리는 크게 NAND-Type과 NOR-Type으로 나뉘며 플로팅 게이트 셀의 전압의 따라 SLC(Single Level Cell)과 MLC(Multi Level Cell) 그리고 TLC(Triple Level Cell)로 구분 된다. SLC 및 MLC NAND-Type 플래시 메모리는 많은 연구가 진행되고 이용되고 있지만, TLC NAND-Tpye 플래시 메모리는 많은 연구가 진행되고 있지 않다. 본 논문에서는 기존에 제안된 SLC 및 MLC NAND-Type 플래시 메모리에서 제안된 큐브 패턴을 TLC NAND-Type 플래시 메모리에서 적용 가능한 큐브 패턴 및 알고리즘을 제안한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 춘계학술발표대회
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• pp.850-853
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• 2012

반도체 산엽에서 제조공정상의 웨이퍼 가공시에 여러 가지 화학물질을 사용하고 있으며, 제조공정상 유해가스의 발생 빈도수가 높다. 반도체 제품을 생산하기 위한 공정 모니터링 사스템은 관리실에서만 가스 누출여부, 온습도 변화 및 영상을 모니터링 하고 있으며, 관리자가 자리를 비우게 되면, 반도체 제품 생산공정에 발생하는 긴급 상황에 대응하기 어렵다. 본 논문에서는 반도체 공정 모니터링 테스트 베드에서는 반도체 생산 공정의 온도, 습도 및 가스 누출 여부와 같은 주변환경을 모바일에서 모니터링 및 즉각적인 상황 대응이 가능한 공정 모니터링을 연구 하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 춘계학술발표대회
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• pp.405-408
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• 2022

반도체 제조업은 정해진 시간 내에 최고의 품질의 반도체를 대량 생산해 내는 것을 목표로 한다. 생산량을 높이기 위해 유휴 시간을 최소화하는 연구가 꾸준히 진행 중이며 가장 대표적인 유휴 시간은 예방 정비이다. 예방 정비는 설비의 문제가 발생하기 전 예방하는 작업으로 품질 향상에 높은 영향을 미치는 작업인 반면 생산량이 크게 떨어지는 작업이다. 이 작업 시간을 최소화하기 위하여 작업 후 복구되는 시간에서 중복되는 작업을 최소화하는 방법을 선택한다. 샘플 테스트를 반복하며 조율해 나가던 작업을 연구 모델을 이용해 종말점 설정 값의 예측한 값을 바로 적용하여 최소한의 샘플 테스트를 거쳐 신뢰 구간 달성 후 생산에 재 합류하는 것을 목표로 한다. 설비에서 수집된 데이터를 학습하여 종말점 설정 값 예측 모델에 대하여 연구한다. 연구 모델을 사용한 예측 결과가 신뢰 구간에 포함되어 샘플 테스트 개수를 줄이는데 유효한 효과가 있음을 확인한다.

• 한국산학기술학회논문지
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• 제15권10호
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• pp.5906-5911
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• 2014

요즈음 생산되는 반도체의 제품이 제대로 작동하는지, 낮은 습도 또는 높은 온도에서 잘 견디는가를 검사하는 패키지 조립 및 검사 공정이 현장에 많이 있다. 또한 검사공정에서 사용되고 있는 반도체 테스트 핸들러 픽커 검사장비가 있는데, 본 연구에서는 CATIA 프로그램을 이용하여 3D 모델링하였으며, ANSYS 프로그램을 이용하여 반도체 테스트 핸들러 픽커 검사장비 프레임의 모델에 대하여 3가지 피로하중에 대한 해석을 하였다. 해석 결과로서 Case 1과 Case 2 모두 프레임의 가운데에서 최대 변형량이 발생하고 불규칙 피로 하중들 중에서 가장 하중의 변동이 심한 'SAE bracket history'가 가장 불안정하고 'Sample history'가 가장 안정함을 보이고 있다. 본 연구의 피로 해석 결과는 반도체 테스트 핸들러 픽커 검사장비 프레임의 파손방지 및 내구성을 검토함으로서 그 프레임의 설계에 효율적으로 활용이 될 수 있다.

• 전자공학회지
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• 제25권11호
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• pp.42-50
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• 1998

시스템을 단일 칩에 구현함에 따라서 반도체 칩은 수백만 게이트를 내장할 정도로 고집적화 되어가고 있다. 이러한 고집적도의 칩을 제장하는 데 소요되는 고가의 텍스트비용을 최소화하기 위해 설계의 각 단계 별로 다양한 테스트설계기술이 개발되고 있다. 합성 후 회로구조가 테스트에 용이하도록 하기 위하여 상위 및 논리 합성 단계에서 테스트기능을 추가하고 있다. 합성된 회로에 대하여는 스캔 테스트점 삽입, 및 BIST 등의 테스트설계 기술이 사용되고 있다. 본 논문에서는 VHDLDD등으로 기술되는 상위 기능정보와 상위 구조합성과정에서 고려되고 이는 다양한 데스트합성 기술을 소개하고자 한다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.14-19
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• 2008

현대 반도체의 소형화 및 고성능화로 인해 반도체 테스팅 분야는 다양한 문제점에 봉착하고 있다. 이중 연결선에 대한 signal integrity 문제는 SoC와 같은 고집적 회로에서 반드시 해결해야할 문제이다. 본 논문에서는 연결선의 signal integrity 테스트를 위한 효과적인 테스트 패턴 적용 방안을 제안한다. 제안하는 테스트 패턴은 경계 주사 구조를 통해 적용 가능하며, 상당히 짧은 테스트 시간으로 매우 효과적인 테스트를 수행할 수 있다.