• Proceedings of the Korean Information Science Society Conference
• /
• 2012.06a
• /
• pp.74-76
• /
• 2012

반도체 공정은 웨이퍼를 제작할 때 오류가 발생할 경우 웨이퍼 전체를 사용하지 못하는 손실이 발생한다. 이로 인해 반도체 공정제어 소프트웨어는 높은 품질을 요구하고 있다. 반도체 공정제어 소프트웨어를 위한 테스트의 중요성도 높아졌다. 하지만 반도체 공정제어 공정제어 소프트웨어 테스트는 대상이 되는 프로그램에 따라 테스트 스크립트의 변화가 많다. 이로 인해 테스트 스크립트 작성의 비용이 높으며, 이미 작성된 스크립트의 재사용이 어렵다. 이러한 문제를 해결하기 위해 이 논문에서는 반도체 공정제어 소프트웨어를 위한 테스트 스크립트 생성과정과 생성된 스크립트의 재사용성을 높이기 위한 색인방법을 제안한다. 제안한 스크립트 생성과정은 반도체 공정제어에서 사용하는 일반적인 테스트 과정을 기반으로 스크립트 생성의 복잡도를 줄일 수 있다. 소프트웨어에 존재하는 함수의 수정으로 인한 스크립트 재사용성 불가 문제를 해결하기 위해 함수에 대한 정보를 색인하여 기존 스크립트의 재사용성을 높인다.

• Journal of IKEEE
• /
• v.25 no.3
• /
• pp.578-583
• /
• 2021

This paper describes acceleration tests for reliability of semiconductors. It also describes AEC-Q100, international test standard for reliability of automotive semiconductors. Semiconductors can be used for dozens of years. So acceleration tests are essential to test potential problems over whole period of product where test time is minimized by applying intensive stresses. AEC-Q100 is a typical acceleration test in automotive semiconductors, and it is designed to find various failures in semiconductors and to analyze their causes of occurance. So it finds many problems in design and fabrication as well as it predicts lifetime and reliability of semiconductors. AEC-Q100 consists of 7 test groups such as accelerated environmental stress tests, accelerated lifetime simulation tests, package assembly integrity tests, die fabrication reliability tests, electrical verification tests, defect screening tests, and cavity package integrity tests. It has 4 grades from grade 0 to grade 3 based on operational temperature. AEC-Q101, Q102, Q103, Q104, and Q200 are applied to discrete semiconductors, optoelectronic semiconductors, sensors, multichip modules, and passive components, respectively.

• Journal of the Korea Academia-Industrial cooperation Society
• /
• v.22 no.1
• /
• pp.327-332
• /
• 2021

At the package level, semiconductor reliability inspections involves mounting a semiconductor chip package on a test socket. The form of the test socket is basically determined by the form of the chip package. It also acts as a medium to connect with test equipment through mechanical contact of the leads and socket leads in the chip package, and it minimizes signal loss in a signal transmission process so that an inspection signal can be delivered well to the semiconductor. In this study, a technique was applied to examine the interdependence of adjacent electrical transfer routes and the structure of adjacent electrical transfer paths. The goal was to enable short-circuit testing of fewer than 100 silicon test sockets through a single interface for life tests and precision measurements. The test results of the developed device show a test precision of 99% or more and a simultaneous test speed characteristic of 0.66 sec or less.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2018.10a
• /
• pp.507-511
• /
• 2018

This paper proposes a method for system development for high speed (300MHz) test of system IC semiconductors. The high-speed test system proposes a high-speed test circuit interface and a PCB design method for noise reduction. This paper proposes evaluation items and procedures for verifying the performance of the developed system. System IC The development of high speed test systems will help optimize the development of domestic system IC test equipment.

• Proceedings of the Korean Society of Computer Information Conference
• /
• 2018.07a
• /
• pp.357-359
• /
• 2018

최근 메모리 반도체 시장은 SD(Secure Digital) 메모리 카드, SSD(Solid State Drive)등의 보급률 증가로 메모리 반도체의 시장이 대규모로 증가하고 있다. 메모리 반도체는 개인용 컴퓨터 뿐만 아니라 스마프폰, 테플릿 PC, 교육용 임베디드 보드 등 다양한 산업에서 이용 되고 있다. 또한 메모리 반도체 생산 업체가 대규모로 메모리 반도체 산업에 투자하면서 메모리 반도체 시장은 대규모로 성장되었다. 플래시 메모리는 크게 NAND-Type과 NOR-Type으로 나뉘며 플로팅 게이트 셀의 전압의 따라 SLC(Single Level Cell)과 MLC(Multi Level Cell) 그리고 TLC(Triple Level Cell)로 구분 된다. SLC 및 MLC NAND-Type 플래시 메모리는 많은 연구가 진행되고 이용되고 있지만, TLC NAND-Tpye 플래시 메모리는 많은 연구가 진행되고 있지 않다. 본 논문에서는 기존에 제안된 SLC 및 MLC NAND-Type 플래시 메모리에서 제안된 큐브 패턴을 TLC NAND-Type 플래시 메모리에서 적용 가능한 큐브 패턴 및 알고리즘을 제안한다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2012.04a
• /
• pp.850-853
• /
• 2012

반도체 산엽에서 제조공정상의 웨이퍼 가공시에 여러 가지 화학물질을 사용하고 있으며, 제조공정상 유해가스의 발생 빈도수가 높다. 반도체 제품을 생산하기 위한 공정 모니터링 사스템은 관리실에서만 가스 누출여부, 온습도 변화 및 영상을 모니터링 하고 있으며, 관리자가 자리를 비우게 되면, 반도체 제품 생산공정에 발생하는 긴급 상황에 대응하기 어렵다. 본 논문에서는 반도체 공정 모니터링 테스트 베드에서는 반도체 생산 공정의 온도, 습도 및 가스 누출 여부와 같은 주변환경을 모바일에서 모니터링 및 즉각적인 상황 대응이 가능한 공정 모니터링을 연구 하였다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2022.05a
• /
• pp.405-408
• /
• 2022

반도체 제조업은 정해진 시간 내에 최고의 품질의 반도체를 대량 생산해 내는 것을 목표로 한다. 생산량을 높이기 위해 유휴 시간을 최소화하는 연구가 꾸준히 진행 중이며 가장 대표적인 유휴 시간은 예방 정비이다. 예방 정비는 설비의 문제가 발생하기 전 예방하는 작업으로 품질 향상에 높은 영향을 미치는 작업인 반면 생산량이 크게 떨어지는 작업이다. 이 작업 시간을 최소화하기 위하여 작업 후 복구되는 시간에서 중복되는 작업을 최소화하는 방법을 선택한다. 샘플 테스트를 반복하며 조율해 나가던 작업을 연구 모델을 이용해 종말점 설정 값의 예측한 값을 바로 적용하여 최소한의 샘플 테스트를 거쳐 신뢰 구간 달성 후 생산에 재 합류하는 것을 목표로 한다. 설비에서 수집된 데이터를 학습하여 종말점 설정 값 예측 모델에 대하여 연구한다. 연구 모델을 사용한 예측 결과가 신뢰 구간에 포함되어 샘플 테스트 개수를 줄이는데 유효한 효과가 있음을 확인한다.

• Journal of the Korea Academia-Industrial cooperation Society
• /
• v.15 no.10
• /
• pp.5906-5911
• /
• 2014

Currently, there are many processes of package assembly and inspections of real fields that examine whether a manufactured semiconductor can be operated regularly and can endure low humidity or high temperatures. As the inspection equipment of a semiconductor test handler picker has been used at the inspection process, these inspection equipment frames were modelled in 3D and these models were analyzed using 3 kinds of fatigue loadings. As the analysis result, maximum deformation occurred at the midparts of the frames at cases 1 and 2. Among the cases of nonuniform fatigue loads, the 'SAE bracket history' with the severest change in load became the most unstable but the 'Sample history' became the most stable. Fatigue analysis result can be used effectively with the design of an inspecting equipment frame of a semiconductor test handler picker to examine the prevention and durability against damage.

• The Magazine of the IEIE
• /
• v.25 no.11
• /
• pp.42-50
• /
• 1998

시스템을 단일 칩에 구현함에 따라서 반도체 칩은 수백만 게이트를 내장할 정도로 고집적화 되어가고 있다. 이러한 고집적도의 칩을 제장하는 데 소요되는 고가의 텍스트비용을 최소화하기 위해 설계의 각 단계 별로 다양한 테스트설계기술이 개발되고 있다. 합성 후 회로구조가 테스트에 용이하도록 하기 위하여 상위 및 논리 합성 단계에서 테스트기능을 추가하고 있다. 합성된 회로에 대하여는 스캔 테스트점 삽입, 및 BIST 등의 테스트설계 기술이 사용되고 있다. 본 논문에서는 VHDLDD등으로 기술되는 상위 기능정보와 상위 구조합성과정에서 고려되고 이는 다양한 데스트합성 기술을 소개하고자 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.45 no.1
• /
• pp.14-19
• /
• 2008

Semiconductor testing area challenges many testing issues due to the minimization and ultra high performance of current semiconductors. Among these issues, signal integrity test on interconnections must be solved for highly integrated circuits like SoC. In this paper, we propose an effective pattern application method for signal integrity test on interconnects. Proposed method can be applied by using boundary scan architecture and very efficient test can be preceded with pretty short test time.