• 전기전자학회논문지
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• 제7권2호
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• pp.166-171
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• 2003

본 논문은 상위 레벨 합성에서의 레지스터와 자원 할당 과정의 스위치 동작 최소화를 통한 저 전력 데이터 패스 할당 알고리즘을 제안한다. 제안하는 알고리즘은 스케줄링된 CDFG를 입력으로 할당 과정에서 전력 최소화를 수행한다. 알고리즘은 레지스터 할당과 자원 할당 과정을 나누어 수행한다. 레지스터 할당 알고리즘은 기능 장치내의 불필요한 스위칭 동작을 제거하고 멀티플렉서의 수를 최소화한다. 자원 할당 과정은 스위칭 동작을 최소화할 수 있는 연산자의 순서를 선택한다. 본 논문에서 제안하는 알고리즘과 genesis-lp 상위 레벨 합성시스템을 벤치마크를 이용한 비교 실험결과 평균 15.3%의 전력 감소효과가 있다.

• 전기전자학회논문지
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• 제17권2호
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• pp.119-128
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• 2013

본 논문에서는 차세대 동영상 압축 표준인 HEVC의 핵심 프로세스 중 하나인 코어 변환기를 설계하고 이를 합성한 후 검증하였다. 제안하는 코어 변환기는 면적을 많이 차지하는 곱셈기 대신에 덧셈기와 쉬프터만을 사용하였으며, 쉬프터도 실제로는 와이어 연결과 멀티플렉서만을 사용하여 면적을 크게 줄였다. 또한 하나의 하드웨어로 $4{\times}4$에서 $16{\times}16$ 블록까지 모두 처리할 수 있도록 설계하였으며, 이를 위해서 연산처리기를 재사용하는 아키텍쳐를 제안하였다. 0.13um 공정으로 설계된 코어 변환기는 $16{\times}16$ 블록을 2-D 변환 처리하는데 160 사이클이 소요되며 게이트 수는 101,015 게이트이다.

• 조명전기설비학회논문지
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• 제22권12호
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• pp.64-70
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• 2008

종래의 준 랜덤 주파수 캐리어(PRC : Pseudo-Randomized Frequency Carrier) 변조기법을 3상 H-브리지 멀티레벨 인버터(HBML: H-Bridge Multi-Level Inverter)에 적용하는 경우, 스위칭 주파수의 2배 주파수 영역에서 큰 스펙트럼 클러스터가 그대로 존재하는 문제점이 있다. 본 연구에서는 서로 2배의 주파수 비율을 갖는 2개의 고정주파수 삼각파 캐리어와 3단계 멀티플렉서(MUX : Multiplexer)를 이용하여 종래의 PRC기법의 고조파 스펙트럼 확산 효과를 개선하였다. 제안된 기법은 1.5[kw]급 3상 HBML인버터 구동시스템에 적용하였으며, 종전의 방법과 제안된 방법의 전압 및 전류 고조파 스펙트럼을 비교 검토하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.76-79
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• 2010

인터넷 웹 기반의 Home Securiy, ITS(Intelligent Traffic System), 관광산업, 생산현장 등 여러 분야에서 네트워크 카메라를 이용한 영상정보 시스템이 각광을 받고 있으며, 이에 따른 네트워크 카메라의 수요가 급속하게 증가하고 있다. 또한 이를 제어하기 위해서 비디오 서버가 복잡해짐에 따라 많은 비용이 드는 문제를 가지고 있다. 따라서 본 논문에서는 카메라 수의 증가에 따른 비디오 서버의 복잡성과 비용 문제를 해결하고자 다중 채널을 통해 입력되는 카메라의 영상 정보를 1채널 멀티플랙스 스위칭 처리를 하고 또한 영상 데이터를 자동으로 스위칭하는 시스템을 구현 하였다.

• 한국통신학회논문지
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• 제18권6호
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• pp.779-792
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• 1993

ATM망의 스위칭 노드나 ATM멀티플랙서에서는 셀의 헤더내에 있는 1-비트의 CLP(Cell Loss Priority)를 사용하여 우선순위 제어를 함으로써 대역폭의 사용효율을 높인다. 본 논문에서는 기존 공간 우선순위 제어(space priority control) 메카니즘들의 단점들을 보완하고 높은 우선순위 셀의 손실 확률을 줄이기 위한 혼합형 메커니즘을 제안하며 이 메커니즘에 대한 성능을 셀 손실 확률면에서 분석하였다. 제안한 혼합형 메카니즘의 성능 평가는 우선순위 제어가 없는 메카니즘, 축출 메카니즘 및 부분버퍼공유 메카니즘에 대한 셀 손실 확률을 비교하였다. 셀 손실 확률은 M/D/1/N모델링과 2-state MMPP/D/1/N모델링을 사용하여 해석하였으며 이 두 가지 모델링에 대한 비교도 병행하였다. 각 메카니즘에 대한 해석값은 PC의 SIMSCRIPT II.5를 이용한 컴퓨터 시뮬레이션으로 검증하였다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.15-22
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• 2005

본 논문에서는 생명체의 구조를 모방하여, 디지털시스템에서 자가검출과 자가치유가 가능한 구조를 제안한다. 자가치유시스템은 인공 셀의 2차 배열과 여분의 인공 셀로 구성된다. 인공 셀은 멀티플렉서를 기본으로 한 로직블록(logic block)과 로직블록을 제어하기 위한 게놈블록(genome block)으로 구성된다. 인공 셀은 자가검출이 가능하도록 DCVSL (differential cascode voltage switch logic)구조로 설계된다. 만약 인공 셀에서 고장이 발생하면, 자가 검출되고 고장 난 인공 셀이 속한 열은 bypass기능만을 가지고 치유를 위해, 여분 셀과 이웃 셀을 이용하여 시스템을 재구성한다. 하이닉스 $0.35{\mu}m$공정을 이용해 $1.14{\times}0.99mm^2$의 코어면적을 가지는 2비트 업다운카운터를 제작하였고 회로시뮬레이션과 칩 테스트를 통해 검증하였다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.434-439
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• 2008

본 논문은 2세대 위성방송용 표준인 DVB-S2 (Digital Video Broadcasting - Second Generation) 에서 사용하는 대략적 주파수 동기회로를 효율적으로 설계하는 방법을 제안한다. DVB-S2에서 제거해야 하는 대략적인 주파수 오차는 심볼 전송률의 6.25%에 해당하며 심볼 전송률이 25Mspa일 경우 ${\pm}1.5625Mhz$에 달한다. 대략적인 주파수 오차 추정을 위한 데이터 도움방식 (Data-Aided) 의 알고리즘들을 분석하여 L&R (Luise & Reggiannini) 알고리즘이 복잡도와 추정성능 면에서 가장 효율적임을 밝혔다. 그러나 L&R 알고리즘도 여전히 곱셈기와 덧셈기를 다량으로 사용하므로 구현 복잡도가 매우 높다. 본 논문은 버퍼와 멀티플렉서를 이용한 직렬 상관도 연산구조를 제안한다. 제안된 구조는 기존의 구현 방법에 비해 하드웨어 복잡도가 약 92%정도 감소되었다. 제안된 구조는 Xilinx Virtex II FPGA에서 구현되어 검증되었다.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.128-133
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• 2006

본 논문에서는 고속 통신용 인터페이스 회로를 RMVL(redundant multi-valued logic)을 이용하여 CMOS 회로로 설계하였다 설계한 1:4 디멀티플렉서 (demuitiplexer, serial-parallel convertor)는 직렬 데이터를 병렬 redundant 다치 데이터로 변환하는 부호화 회로와 redundant 다치 데이터를 병렬 이진 데이터로 변환하는 복호화 회로로 구성된다. 이 회로는 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, 기존의 이진 논리회로보다 고속 동작을 한다. 이 회로는 3.3V의 공급전원에서 4.5Gb/s 이상의 동작속도와 53mW의 전력소모를 가지며, 동작속도는 0.35um 공정이 가지는 최대 주파수에 의해 제한된다. 설계한 회로가 높은 동작 주파수를 가지는 미세공정상에서 사용될 경우 100b/s 이상의 고속 통신용 인터페이스 구현이 가능하다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.46-51
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• 2002

회로의 크기와 소모 전력을 줄이기 위하여 새로운 구조의 중첩된 싱크러너스 미러 지연 소자를 제안한다. 기존의 중첩된 싱크러너스 미러 지연 소자는 지터를 줄이기 위하여 여러 쌍의 포워드 지연 배열과 백워드 지연 배열을 사용하였다. 제안하는 중첩된 싱크러너스 미러 지연 소자는 멀티플렉서의 위치를 변경시킴으로써 오직 단 하나의 포워드 지연 배열과 백워드 지연 배열을 필요로 한다. 뿐만 아니라, 제안하는 중첩된 싱크러너스 미러 지연 소자는 인버터를 추가함으로써 기존 회로의 극성 문제를 해결하였다. 모의 실험 결과로 부터 제안하는 중첩된 싱크러너스 미러 지연 소자는 약 30%의 전력 소모 감소와 약 40%의 면적 감소 효과를 가져온다는 것을 알 수 있다. 모든 모의 실험과 구현은 0.25um two-metal CMOS 공정기술을 사용하여 행해졌다.

• 한국통신학회논문지
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• 제24권9B호
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• pp.1668-1675
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• 1999

본 논문에서는 위성통신용 멀티플렉서에 사용 가능한 협대역 대역통과 여파기를 설계하기 위해 협대역 특성을 가지며 삽입 손실 및 소자의 크기를 최소화시킬 수 있는 고온 초전도체를 이용하여 hairpin-line 및 hybrid hairpin-line/parallel-coupled-line 여파기를 설계하고 실험을 통해 그 특성을 고찰하였다. Hairpin-line만으로 설계된 대역통과 여파기는 surface wave에 의한 spurious mode가 발생한다는 단점이 있지만 본 논문에서 제안된 hybrid hairpin-line/parallel-coupled-line 여파기를 사용하여 spurious mode를 줄일 수 있다. 동작 주파수가 14.25 GHz인 협대역 대역통과 여파기는 고온 초전도체를 이용하여 동일한 3극에서 일반금속 마이크로스트립 여파기보다 더 좋은 1%미만의 협대역과 3 dB이상 적은 삽입손실을 갖도록 하였으며 따라서 같은 성능을 보이고자 할 때 그 크기를 최소화시킬 수 있도록 설계하였다.