• 한국전자파학회지:전자파기술
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• 제14권3호
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• pp.58-69
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• 2003

위성 통신의 수요가 증가하고 있고, 무궁화 위성 등 우리 위성이 발사되면서 위성 탑재체의 국내 개발이 꾸준히 진행되고 있다. 위성 탑재체의 채널 성능은 채널 필터와 입출력 멀티플렉서의 주파수 특성에 의해 크게 좌우된다. 이 글에서는 채널 필터와 멀티플렉서의 구성과 설계에서의 고려 사항에 대해 검토하겠다. 채널 필터를 포함하는 멀티플렉서는 전기적 설계뿐만 아니라 기계적, 열적 설계에서도 까다로운 사양을 요구하고 있다. 채널필터는 소형 경량화의 요구에 따라 주로 이중 모드(dual mode) 필터로 설계되고 있고, 최근에는 HTS 필터에 의한 설계도 시도되고 있다. 입력 멀티플렉서는 채널 사이의 간섭을 방지하기 위해 써큘레이터를 이용하여 구성하고, 출력 멀티플렉서는 손실을 최소화하기 위하여 매니폴드(manifold)를 이용하여 채널필터를 결합한다. 이 글은 Kunes와 Kudsia의 논문을 주로 참조하였다.

• 한국컴퓨터정보학회논문지
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• 제5권4호
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• pp.82-89
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• 2000

본 논문은 실시간과 비실시간 버스트 트래픽을 가진 ATM 멀티플렉서의 셀 손실율을 분석하였다. 분석을 위하여 손실 우선순위 제어를 가진 ATM 멀티플렉서를 가정하였으며, 손실 우선순위 제어는 셀 헤더의 CLP필드를 이용하였다. 분석을 쉽게 하고 계산을 간략히 하기 위하여, ATM멀티플렉서의 다중화된 트래픽은 MMDP로 모델링하였다. ATM 멀티플렉서는 MMDP/MMDP/l/K 큐잉 모델로 시뮬레이션하였다. 분석결과, 손실우선순위 제어를 가진 ATM 멀티플렉서의 연결 수락은 낮은 우선순위를 갖는 셀손실율에 의하여 결정될 뿐만 아니라, 한계 버퍼의 크기에 의해서 결정된다는 결론을 얻었다. 따라서, ATM 멀티플렉서는 통계적 다중화 이득을 증가하기 위해서 손실 우선순위 제어를 이용하는 것이 유리함을 알 수 있었다.

• 문화기술의 융합
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• 제6권4호
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• pp.819-824
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• 2020

본 논문에서는 차세대 디지털 회로 설계기술인 양자점 셀룰러 오토마타(QCA)를 이용하여 새로운 멀티플렉서를 제안한다. 디지털 회로 중 멀티플렉서는 입력 신호 중 하나를 선택하여 하나의 라인에 전달하는 회로이다. 이는 D-플립플롭, 레지스터, 그리고 RAM 셀 등 많은 회로에 쓰이므로 현재까지도 다양한 연구가 이루어지고 있다. 하지만 기존에 제안된 평면구조 멀티플렉서는 연결성을 고려하지 않아 큰 회로를 설계할 경우 비효율적으로 면적을 사용하게 된다. 기존에 다층구조로 제안된 멀티플렉서도 있으나 셀 간 상호작용을 고려하지 않아 필요면적이 여전히 높다. 이에 본 논문에서는 셀 간 상호작용을 이용하고, 다층구조를 이용하여 38% 면적축소, 17% 비용감소 그리고 연결성을 개선한 새로운 멀티플렉서를 제안한다.

• 정보처리학회논문지A
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• 제15A권3호
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• pp.135-140
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• 2008

본 논문은 중복 다치논리(redundant multi-valued logic)를 이용하여 초고속 디멀티플렉서(demultiplexer)를 CMOS 회로로 설계하였다. 설계한 회로는 중복 다치논리를 이용하여 직렬 이진 데이터를 병렬 다치 데이터로 변환하고 이를 다시 병렬 이진 데이터로 변환한다. 중복 다치논리는 중복된 다치 데이터 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있으며, 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 설계한 회로는 0.18um 표준 CMOS 공정으로 구현하였으며 HSPICE 시뮬레이션을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 20 Gb/s이고 평균 전력소모는 58.5 mW이다.

• 한국통신학회논문지
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• 제15권2호
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• pp.147-154
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• 1990

갈륨비소를 사용한 SCFL을 채택하여 4:1 시분할 멀티플랙서를 설계하였다. 설계된 멀티플렉서는 2:1 시분할 주파수 분할기를 사용하여 2:1 멀티플렉서 2단을 사용하였다. 시뮬레이션 결과, 최고 동작 주파수는 6.25GHz이었고 전력소모는 192mW이었다. 따라서 최대 출력 bit율은 12.5Gbit/sec를 얻었다. 이 결과 기존의 멀티플렉서에 비해 속도 및 전력소모 면에서 상당히 개선된 것이다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.121-126
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• 2007

본 논문은 redundant 다치논리 (redundant multi-valued logic, RMVL)을 이용하여 디멀티플렉서 (demultiplexer)를 설계하였다. 설계한 회로는 RMVL을 이용하여 직렬 이진 데이터를 입력받아 병렬 다치 데이터로 변환하고 다시 병렬 이진 데이터로 변환한다. RMVL은 redundant 다치 데이터 (multi-valued data) 변환으로써 기존 방식 보다 더 높은 동작속도를 얻을 수 있도록 한다. 구현한 디멀티플렉서는 8개의 적분기로 구성되어 있다. 각 적분기는 누적기, 비교기, 디코더, D 플립플롭으로 구성된다. 0.35um 표준 CMOS 공정으로 구현하였으며 포스트 레이아웃 시뮬레이션 (post-layout simulation)을 통해 검증하였다. 본 논문의 디멀티플렉서의 최대 데이터 전송률은 9.09 Gb/s이고 평균 전력소모는 69.93 ㎽이다. 높은 동작 주파수를 가지는 초미세 공정에서 이 디멀티플렉서를 구현한다면 9.09 Gb/s보다 더 높은 속도에서 동작할 수 있을 것이다.

• 한국전자파학회논문지
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• 제15권7호
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• pp.706-712
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• 2004

본 논문에서는 Ka대역 위성 중계기용 출력 멀티플렉서의 설계 및 제작에 대하여 언급하였다. 출력 멀티플렉서는 저역통과필터, 채널필터, 매니폴드(Manifold)로 구성되어 있으며, 위성 중계기의 무게와 부피를 최소화하기 위하여 채널필터는 이중모드로 설계하였다. 채널별 주파수 선택도를 높이기 위하여 채널필터는 4차 타원 응답형으로 설계하였으며, 저역통과 필터는 13차 corrugated 형으로 설계하였다. 채널필터와 매니폴드의 초기 설계 후 최적화 과정에 있어서 모든 설계 변수를 최적화시키는 대신 일부의 설계 변수만을 최적화시킴으로써 용이하게 최적화 설계할 수 있음을 확인하였다. 제작한 Ka 대역 위성 중계기용 출력 멀티플렉서의 측정결과는 설계결과와 동일한 특성을 나타내었다.

• 한국정보과학회논문지:시스템및이론
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• 제30권2호
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• pp.99-107
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• 2003

본 논문에서는 RTL 회로에 대한 테스트 용이도 분석방식과 테스트 용이화 설계 방식을 제안한다. RTL 회로에 대하여 제어도와 관측도를 분석하고 테스트 용이도를 높이기 위하여 테스트용 멀티플렉서의 삽입 위치를 결정한다. 그리고 삽입해야 할 테스트용 멀티플렉서의 우선순위를 결정하여 우선순위가 높은 몇 개의 테스트용 멀티플렉서만을 삽입한다. 제안하는 테스트 용이화 설계 방식은 우선순위가 높은 멀티플렉서만을 삽입함으로써 면적 오버헤드를 최소할 수 있다. 실험을 통해 주사 방식을 적용했을 때보다 적은 면적 증가율을 보이며, 높은 고장 검출율과 테스트 패턴의 효율을 얻을 수 있다. 그리고 주사 방식에 비해 테스트 패턴을 삽입하는데 필요한 시간이 적음을 확인하였다.

• 한국통신학회논문지
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• 제28권1A호
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• pp.47-53
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• 2003

본 논문에서는 155 Mb/s급 멀티플렉서-디멀티플렉서를 단일소자로 설계하였다. 이 소자는 초고속 전송망의 전송노드 역할을 하는 2.5 Gb/s SDH 전송시스템에 적용되어 51 Mb/s의 병렬 데이터들을 155 Mb/s의 직렬 데이터로 다중화 하거나 155 Mb/s 직렬 데이터들을 51 Mb/s의 병렬 데이터로 역 다중화 하는 기능을 수행한다 소자의 저속부는 TTL로 접속되고 고속부는 100K ECL로 접속되며 0.7${\mu}m$BiCMOS gate array로 제작되었다 설계 제작된 소자는 180˚의 155 Mb/s 데이터 입력 phase margin을 가지며 출력 데이터 skew는 470ps, 소비전력은 2.0W 이하의 특성을 보인다.

• 한국컴퓨터정보학회논문지
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• 제25권1호
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• pp.13-19
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• 2020

본 논문에서는 유한체상의 여분 기저(redundant basis)를 사용한 모듈러 AB² 곱셈을 수행하는 멀티플렉서(multiplexer) 기반의 기법을 제안한다. 그리고 제안한 기법을 사용하여 효율적인 멀티플렉서 기반의 세미-시스톨릭(semi-systolic) AB² 곱셈기를 제안한다. 모듈러 AB² 곱셈기의 셀 내부의 연산을 멀티플렉서로 처리할 수 있는 수식을 유도한다. 멀티플렉서를 이용하여 셀을 구현하여, 셀의 지연시간을 감소시킨다. 기존의 구조들과 비교하면, 제안한 AB² 곱셈기는 Liu 등, Lee 등, Ting 등, 및 Kim-Kim의 곱셈기들의 AT 복잡도보다 약 80.9%, 61.8%, 61.8%, 및 9.5% 가량이 감소되었다. 따라서, 제안한 곱셈기는 VLSI(very large scale integration) 구현에 적합하며 다양한 응용에 쉽게 적용할 수 있다.