• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.251-254
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• 2006

마이크로 흐름센서는 종래의 반도체 집적회로 공정기술을 이용하여 소형으로 제작이 가능하며, 빠른 응답특성을 가지는 장점이 있어 다양한 응용이 기대되고 있다. 본 연구에서는 넓은 흐름의 세기영역에서 정밀한 감도를 가지는 2차원 마이크로 흐름센서를 실리콘 기판위에 설계하여 왔다. 이러한 흐름센서의 정확한 온도특성을 분석하고 이 결과로부터 최적을 온도 감지막 위치를 결정할 필요가 있다. 설계방법으로서 표계산 소프트웨어 Excel을 이용하여 열운송방정식의 차분 방정식을 매크로 기능을 이용하여 적용하고 워크시트 내에서 셀 참조방식을 활용하여 자동 계산을 수행하도록 구현하였다. 본 연구에서는 Excel을 활용한 효율적인 설계방법을 제시하고 하나의 히터와 양측에 한 쌍의 온도 감지막을 가진 마이크로 흐름센서에 대해서 열전달 특성을 계산하고 이로부터 최적을 온도 감지막 위치를 결정할 수 있었다.

• 한국정보통신학회논문지
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• 제18권4호
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• pp.885-890
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• 2014

비대칭 이중게이트(double gate; DG) MOSFET의 문턱전압이하 스윙의 게이트 산화막 두께에 대한 변화를 고찰하였으며 이를 위하여 포아송방정식의 해석학적 전위분포를 구하였다. 특히 포아송방정식을 풀 때 도핑분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 가깝게 해석하였다. 비대칭 DGMOSFET 소자는 대칭적 구조를 갖는 DGMOSFET와 달리 4단자 소자로서 상단과 하단의 게이트 산화막 두께 및 인가전압을 달리 설정할 수 있다. 비대칭 DGMOSFET의 문턱전압이하 스윙을 상 하단 게이트 산화막 두께 변화에 따라 관찰한 결과, 게이트 산화막 두께에 따라 문턱전압이하 스윙은 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 산화막 두께가 증가할 때 문턱전압이하 스윙 값도 증가하였으며 상단 게이트 산화막 두께의 변화가 문턱전압이하 스윙 값에 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.698-701
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• 2013

비대칭 이중게이트(double gate; DG) MOSFET의 문턱전압이하 스윙의 게이트 산화막 두께에 대한 변화를 고찰하였으며 이를 위하여 포아송방정식의 해석학적 전위분포를 구하였다. 비대칭 DGMOSFET 소자는 대칭적 구조를 갖는 DGMOSFET와 달리 4단자 소자로서 상단과 하단의 게이트 산화막 두께 및 인가전압을 달리 설정할 수 있다. 포아송방정식을 풀 때 전하분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 가깝게 해석하였다. 비대칭 DGMOSFET의 문턱전압 이하 스윙을 상 하단 게이트 산화막 두께 변화에 따라 관찰한 결과, 게이트 산화막 두께에 따라 문턱전압이하 스윙은 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 산화막 두께가 증가할 때 문턱전압이하 스윙 값도 증가하였으며 상단 게이트 산화막 두께의 변화가 문턱전압이하 스윙 값에 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 멤브레인
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• 제22권6호
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• pp.470-480
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• 2012

본 연구에서는 지름이 일정한 하나의 직선 관형 막을 가정하여 그 단위구간의 투과속도에 대한 물질수지를 세웠으며 이것을 기초로 하여 파이프의 정상상태 식과 함께 비선형 연립 2차 미분방정식을 이루었다. 이러한 관형 막의 압력손실을 표현한 연립방정식은 비선형이므로 Gauss-Seidel method와 같은 반복법에 의해서 해결될 수 있다. 이러한 수치해를 나타내기 위해 모사 알고리즘을 제시하였다. 또한 투과수는 운전 조건의 변화에 따라 변하므로 각 조건에서의 연립 방정식의 해를 수치적으로 적분하여 해결하였다. 모사의 결과를 검증, 해석하기 위해서 실제 중공사막과 유사한 관형 막을 사용하여 실험을 진행하였다. 본 연구에서는 중공사막을 유체가 흐를 때 발생하는 압력손실, 유량, 그리고 투과수의 관계를 분석적 방법을 이용해 제시하였고 이러한 이론적 기초를 바탕으로 실제 기공을 가진 막에 적용하여 그 정확성을 실험을 통하여 비교하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.254-254
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• 2010

기존의 부유게이트를 이용한 플래시 메모리는 소자의 크기를 줄이는데 한계가 있기 때문에 이를 해결하기 위한 비휘발성 메모리 소자로 CTF가 큰 관심을 받고 있다. CTF 메모리 소자는 기존의 플래쉬 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 최근 터널 장벽의 두께와 종류를 변화시킨 소자의 전기적 특성을 향상하기 위한 연구들은 많이 있었지만, 터널 장벽의 적층구조 변화에 대한 연구는 비교적 적다. 본 연구에서는 터널 장벽의 적층구조 변화에 따른 CTF 메모리 소자의 프로그램 동작 특성 변화에 대해 관찰하였다. 기존의 단일 산화막 (silicon oxide; O) 대신 산화막과 higk-k 물질인 질화막 (silicon nitride; N)을 조합하여 ON, NON, ONO로 터널 장벽의 여러 가지 적층 구조를 가진 소자를 설계하여 각 소자의 프로그램 동작 특성을 조사하였다. CTF 메모리 소자의 프로그램 동작 특성을 거리와 시간에 따른 연속방정식, Shockley-Read-Hall 유사 트랩 포획 방정식 및 푸아송 방정식을 유한차분법을 사용하여 수치해석으로 분석하였다. WKB 근사를 이용하여 인가된 전계의 크기에 따라 터널링 현상에 의해 트랩층으로 주입하는 전자의 양을 계산하였다. 또한, 터널 장벽의 적층구조 변화에 따른 트랩층의 전도대역과 트랩층 내부에 분포하는 전자의 양을 시간에 따라 계산하였다. 계산 결과에서 터널 장벽의 적층구조 변화가 CTF 메모리 소자의 프로그램 동작 특성에 미치는 영향을 알 수 있었다. 소자의 프로그램 동작 특성을 분석함으로써 CTF 메모리 소자에 적합한 터널 장벽의 구조를 알 수 있었다. 기존의 단일 산화막보다 얇아진 산화막의 두께와 낮은 질화막의 에너지 장벽 높이로 전자의 터널링 현상이 더 쉽게 일어나기 때문에 ON 구조로 터널 장벽을 적층한 CTF 메모리 소자의 프로그램 속도가 가장 빠르게 나타났다. 이러한 결과는 터널 장벽의 구조적 변화가 전자의 터널 효과에 미치는 영향을 이해하고 프로그램 동작 속도가 빠른 CTF 메모리 소자의 최적화에 도움을 줄 수 있다.

• 대한기계학회논문집
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• 제14권6호
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• pp.1487-1494
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• 1990

본 연구에서는 공기분자간 평균 자유비형거리(molecular mean free path)를 고려한 수정된 레이놀즈 방정식을 공기막 두께의 미소 교란항에 대하여 전개하여 비선 형 정적 평형방정식과 교란 미분방ㄹ정식을 구하였다. 비선형 정적 평형방정식을 슬 라이더의 정량적인 거동형태를 표시하므로 이를 이용하여 슬라이더의 정적특성을 구할 수 있다. 이에 반하여, 동적 교란미분 방정식은 슬라이더의 간극함수에 대한 각종 교란에 의하여 유발되는 반발압력을 정성적으로 나타내므로, 슬라이더의 외부교란에 대한 응답특성 및 자기복원특성 등을 구할 수 있다. 이러한 특성을 서스펜션에 부착 된 헤드 시스템의 운동방정식에 함께 고려하여 시스템의 동적 특성을 해석하고 슬라이 더의 설계변수가 이에 미치는 영향을 고찰하고저 한다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.799-804
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• 2016

본 논문에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상을 분석하기 위하여 전위장벽에 영향을 미치는 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 상단과 하단의 게이트 산화막 두께 변화에 따른 드레인 유도 장벽 감소 현상에 대하여 포아송방정식을 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 상단과 하단 게이트 산화막 두께가 작을수록 드레인 유도 장벽은 선형적으로 감소하였다. 채널길이에 대한 드레인 유도 장벽 감소 값은 비선형적인 관계가 있었다. 고농도 채널도핑의 경우 상단 산화막 두께가 하단 산화막 두께보다 드레인 유도 장벽 감소에 더 큰 영향을 미치고 있었다.

• 기술사
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• 제15권3호
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• pp.19-32
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• 1982

역삼투의 공업적 응용은 최근 수처리 관계 뿐만아니라 식품 공업, 전자 공업, 약품 공업 및 유전자 공업에까지 그 범위가 넓어지고 있다. 현재 국내에서도 상당 수 보급되었고, 앞으로 점점 그 이용도가 증가하리라고 전망된다. 이와같은 역삼투에 대하여 지금까지 발표된 기본원리와 삼투막의 제조 및 성질을 논하고, 역삼투조작에 있어서 물질전달방정식과 유동방정식음 유도하고 이를 이용하여 역삼투조작의 처리용량과 분리능력을 추정할 수 있는 방법을 고찰하였다.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.2939-2945
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• 2014

본 연구에서는 대칭 및 비대칭 산화막 구조를 가진 이중게이트(double gate; DG) MOSFET의 문턱전압 변화에 대하여 분석하였다. 상하단 동일한 산화막 두께을 갖는 대칭 DGMOSFET와 달리 비대칭 DGMOSFET는 상하단 게이트 산화막 두께를 다르게 제작할 수 있다. 그러므로 비대칭 DGMOSFET에서 상단과 하단게이트 산화막 두께의 크기 변화에 따라 대칭 DGMOSFET와 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하고자 한다. 문턱전압을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 문턱전압 모델을 이용하여 하단게이트 전압, 채널길이 및 채널두께 등에 따라 상하단게이트 산화막 두께가 문턱전압에 미치는 영향을 관찰하였다. 결과적으로 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 하단게이트 전압, 채널길이 그리고 채널두께에 따라 매우 상이하게 나타나고 있다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제17권11호
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• pp.2621-2626
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• 2013

비대칭 이중게이트 MOSFET의 전위분포에 대하여 고찰하였으며 이를 위하여 포아송방정식의 해석학적 해를 구하였다. 대칭 DGMOSFET는 3단자 소자로서 상하단의 게이트단자가 상호 연결되어 있어 상하단 동일한 제어능력을 가지고 있으나 비대칭 DGMOSFET 소자는 4단자 소자로서 상하단 게이트단자의 전류제어능력을 각각 설정할 수 있다는 장점이 있다. 전위분포를 구할 때 포아송방정식을 이용하였으며 도핑분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 근사하게 해석하였다. 비대칭 이중게이트 MOSFET의 게이트 단자전압 및 게이트 산화막 두께 그리고 채널도핑의 변화에 따라 전위분포의 변화를 관찰하였다. 비대칭 DGMOSFET의 전위분포를 관찰한 결과, 게이트단자 전압 및 게이트 산화막 두께 등에 따라 전위분포는 크게 변화하는 것을 알 수 있었다. 특히 게이트 산화막 두께가 증가하는 단자에서 전위분포의 변화가 더욱 크게 나타나고 있었으며 채널도핑이 증가하면 드레인 측보다 소스 측 전위분포가 크게 변화하는 것을 알 수 있었다.