• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 전력전자학술대회
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• pp.380-381
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• 2011

본 논문에서는 PFC 부스트 컨버터의 역률 및 고조파 왜율 개선을 위한 전류 제어기 이득 조정 기법을 제안한다. PFC단은 입력 전압의 변화에 따라 인덕터 전류의 크기가 달라져 부스트 인덕터의 인덕턴스가 변화하게 되어 전류 루프의 주파수 특성이 변화하게 된다. 이러한 현상으로 인한 전류 루프의 이득 변화를 분석하였다. 이를 기반으로 입력 전압에 따라 전류 제어기의 이득을 조정해 줌으로써, 충분한 위상마진을 확보함과 동시에 PF와 THD 성능을 개선한다. TI사의 TMS320F28027 MCU를 이용한 실험을 통해 제안된 기법의 유용성을 검증한다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.68-74
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• 2010

본 논문은 Ultra-Low-Power (ULP) Radoi를 위한 Sub-${\mu}$W 급 저 전력 발진기 회로에 관한 것이다. 저 전력 발진기의 구조로서 Relaxation 구조와 Wien-Bridge 구조의 시뮬레이션 비교를 통하여, 소모 전류의 최소화 및 저 전력 동작에 최적인 Wien-Bridge 구조를 선택 하였다. Wien-Bridge 발진기 회로는 폐쇄 루프 이득이 ($1+R_2/R_1$) 인 비반전 OPAMP 증폭회로에 부귀환 경로로 RC 회로망이 접속 되어 있다. 이 회로망의 RC값과 증폭기의 폐쇄 루프 이득에 의해 발진 주파수가 정해지게 된다. 본 연구에서는 루프 이득 조정을 위해 일반적으로 사용하는 가변저항대신, MIM 커패시터와 MOS 버랙터를 조합한 가변 커패시터를 사용하여, 발진기의 폐쇄 루프 이득을 적절히 조절 하는 방식을 제안하고 이를 구현하였다. 폐쇄 루프 이득을 안정적으로 조절 할 수 있음에 따라 발진기 출력의 안정화를 얻을 수 있으며, 출력신호의 비선형성도 개선 할 수 있다. $0.18{\mu}m$ CMOS 공정을 이용해 구현된 발진기는 22 kHz 출력주파수에서 560 nA의 전류를 소모한다.

• 한국지능시스템학회논문지
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• 제5권3호
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• pp.64-72
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• 1995

본 논문에서는 공정제어계의 PI제어기의 이득을 동조하는 방법을 다룬다. 산업계에서 사용되고 있는 제어기는 PI형이고, 이의 이득은 숙련조업자에 의하여 시행착오법으로 조정되고 있다. 따라서 제어기의 동조에는 많은 시간과 노력이 소요되며 다중루프를 갖는 공정의 경우에는 동조하기가 매우 어려운 실정이다. 본 논문에서는 다루는 퍼지동조기는 아래와 같은 가정하에서 개발되었다. 제어기는 아나로그 PI제어기이고 플랜트의신호는 On-line으로 받지만 동조는 off-line에서 이루어진다. 또한 동조를 위한 특징량을 플랜트로 부터 얻을 수 있어야 한다. 동조 방법은 퍼지논리를 사용하였으며, 개발된 퍼지동조기는 공정의 현재신호와 과거의 상태를 보여주며 동조된 새로운 PI제어기의 이득값을 제시한다. 퍼지동조기는 현장에서 여러실험을 통하여 성능을 검증하였다.

• 정보처리학회논문지C
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• 제11C권6호
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• pp.835-842
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• 2004

본 논문에서는 다중 경고 페이딩 환경 하에서 최적의 다이버시티 기법 중 하나로 알려진 하이브리드 SC/MRC(Selective Combining/Maximal Ratio Combining) (2/3) 기법을 적용하고, 각 경로를 통해 들어오는 수신 신호와 수신기 내의 PLL(Phase Locked Loop)에서 발생된 참조 신호와의 위상차를 위상 에러로 가정한 후, PLL 루프 내의 이득 값을 조정하여 완전 동기 된 수신 신호가 되는 MC-DS/CDMA(Multi-Carrier Direct Sequence/Code Division Multiple Access) 시스템을 분석하였다. 또한, 이동 통신 환경에 대한 채널 모델로 나카가미-m 페이딩 채널 환경을 채택하였으며, 하이브리드 SC/MRC-(2/3) 다이버시티 방식이 적용된 MC/DS-CDMA 시스템에서 고려 사항인 나카가미 페이딩 지수(m), 경로의 수$(L_p),$ 하이브리드 SC/MRC-(2/3) 다이버시티 브랜치 수$(L,\;L_c),$ 사용자 수(K), 부반송파의 수(U), PLL 루프 내의 이득 값 등을 고려하여 수식을 전개하고 시뮬레이션을 수행하였다. 시뮬레이션 결과, 하이브리드 SC/MRC-(2/3) 방식이 적용된 MC/DS-CDMA 시스템에서 완전 동기 된 수신 신호를 수신할 수 있도록 하기 위해 적절한 PLL 루프 이득 값을 조절하여 성능의 개선을 이룰 수 있음을 확인할 수 있었으며 완전 동기 된 수신 신호가 되기 위해 페이딩 지수와 부반송파 확산이득에 따라 조금의 차이는 있지만 PLL 루프 이득 값이 7dB 이상 되어야 각 경로의 수신 신호가 완전 동기 된 수신 신호임을 확인하였다.

• 한국통신학회논문지
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• 제27권9C호
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• pp.871-878
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• 2002

RZ-SSB(Real Zero-Single Sideband) 변조 기술을 이용하는 협대역 무전기용 송신기에 가장 핵심적인 부품들 중의 하나인 카테지안 루프 칩을 0.35$\mu\textrm{m}$ CMOS 기술을 이용하여 설계하고 제작하였다. 직접변환 방식 및 카테지안 루프 칩을 이용하여 요구되는 부품 수를 줄임에 의하여 송신부의 저비용 및 소형화가 가능하고, 이를 통하여 송신 전력 효율 및 선형성을 향상시켰다. 또한 CMOS 기술을 통하여 저전력 구동이 가능하도록 하였다. 송신기 성능 시험 결과 개루프 시 약 37㏈m (5W) 의 송신 출력에서 카테지안 루프 칩을 구동하여 즉, 폐루프 상태에서 -23㏈c의 상호변조 왜곡 특성 개선 및 SSB 신호 특성을 -30㏈c 이하로 억압하였다. 또한, 상기 언급된 송신 특성 개선에 가장 영향을 미치는 성분들인 DC-offset 성분, 궤환 루프에서 발생하는 왜곡 성분을 보상하기 위한 루프 이득 및 위상 값들을 조정할 수 있도록 컴퓨터와의 외부 인터페이스를 구현하여 S/W적으로 이러한 값들을 제어할 수 있도록 프로그램화 하였다.

• 한국통신학회논문지
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• 제35권12C호
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• pp.1029-1034
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• 2010

QPSK 디지털 수신기는 전송 경로 또는 송수신기 간의 클럭 차이에 의해 발생하는 위상 편차를 보정하기 위해 위상 복원 방안이 필요하다. 널리 사용되고 있는 디지털 Costas 위상 복원 루프는 입력신호의 주파수/위상 복원 성능이 입력 신호의 전력에 따라 달라지므로 별도의 자동 이득조정 (AGC) 루프가 필요하고, 이는 하드웨어 구현시 시스템의 복잡도와 사용 자원을 증가시킨다. 본 논문에서는 입력 전력에 관계없이 일정한 위상 보정 기능을 수행할 수 있으며 타이밍 복원을 위한 AGC를 동시에 제공할 수 있는 위상 보정 및 진폭 보상 방안을 제안하였다. 제안된 방안은 CORDIC 알고리즘을 사용하여 입력 신호의 위상 및 진폭 정보를 분리하여 각각 처리하며 시스템의 복장도 및 사용 자원을 대폭 절감할 수 있으며, C++ 및 Model Sim을 사용한 모의실험을 통해 본 논문에서 제안한 위상 복원 루프의 동작을 검증하였다.

• 한국소음진동공학회논문집
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• 제13권11호
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• pp.860-867
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• 2003

This paper presents a systematic method measuring a velocity disturbance to design the robust seek loop system of optical disk drives. The velocity disturbance caused by the rotation of a disk has a greater influence on the performance of the seek control loop as the rotational speed increases. Thus, it needs to measure the extent of the velocity disturbance and design the seek control loop based on the measured data. The measurement method of the velocity disturbance is a real-time . method using a measurable velocity and a velocity controller output and is a robust method considering actuator uncertainties. The loop gain adjustment algorithm is introduced to compensate for the actuator uncertainties. The proposed method is implemented by an experimental digital system and is evaluated through an experiment.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.13-21
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• 2011

본 논문에서는 MEMS 용량형 각속도 센서용 프로그래머블 CMOS 인터페이스 회로를 제작하고, 이를 MEMS 센싱 엘리먼트와 결합하여 평가하였다. 본 회로는 10 bit 프로그래머블 캐패시터 어레이 를 이용한 전하 증폭기, 오프셋 미세 조정을 위한 9 비트 DAC, 출력 민감도의 미세 조정을 위한 10 비트 PGA를 내장하여, 오프셋 및 민감도 오차를 정밀 조정할 수 있다. 제작 결과 자동 이득 제어 회로를 포함한 자가 발진 루프의 정상 동작을 확인하였다. 오프셋 오차와 민감도 오차는 각각 0.36%FSO 와 0.19%FSO 로 측정되었으며, 잡음 등가 해상도와 바이어스 불안정도는 각각 0.016 deg/sec 와 0.012 deg/sec 으로 평가되었다. 본 회로의 조정 기능을 이용하여 MEMS 용량형 각속도 센서의 기생 용량으로 인하여 발생되는 출력 오프셋 및 출력 민감도의 산포를 감소시킬 수 있으며, 이는 센서의 양산성 및 수율 향상에 크게 기여할 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.34-41
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• 2011

본 논문은 넓은 튜닝 범위와 정밀한 해상도 성능을 가지는 능동 인덕터를 이용한 디지털 제어 발진기에 대한 논문이다. 디지털 제어 발진기의 주파수를 조정하기 위해 능동 인덕터의 트랜스컨덕턴스를 디지털적으로 조정하는 구조를 제안하였으며, 디지털 제어 발진기의 이득 또한 디지털적으로 조정하여 이득 변화를 상쇄하도록 하였다. 또한, 넓은 튜닝 영역과 정밀한 해상도를 구현하기 위해 자동 3 단계 주파수 및 이득 튜닝 루프를 제안하였다. 디지털 제어 발진기의 총 주파수 튜닝 영역은 2.1 GHz ~ 3.5 GHz로 1.4 GHz의 영역으로 이는 2.4 GHz의 중간 주파수에 대하여 58 %에 해당한다. 유효 주파수 해상도는 시그마 델타 모듈레이터를 사용하여 0.14 kHz/LSB를 구현하였다. 제안하는 디지털 제어 발진기는 0.13 ${\mu}m$ CMOS 공정으로 설계 되었다. 전체전력 소모는 1.2 V 공급전압에서 6.6 mW이며 위상 잡음 성능은 2.4 GHz 중간 주파수의 경우, 1 MHz 오프셋에서 -120.67dBc/Hz 성능을 보이고 있다.

• 한국전자통신학회논문지
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• 제2권1호
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• pp.10-18
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• 2007

본 논문에서는 MTS(Multiple Time Scale) 트래픽 제어 프레임워크를 TCP(Transfer Control Protocol) 기반의 신뢰할 수 있는 전송 및 윈도우 기반 혼잡제어로 확대 적용한다. 이 작업은 TCP의 대역폭 소비 반응의 적극성을 LTS 네트워크 상태의 함수 형태, 즉 RTT(Round-Trip Delay Time)가 결정한 피드백 루프의 한계를 넘어서는 정보의 형태를 조정하는 LTS(Large Time Scale) 모듈과 TCP를 연계시키는 방법으로 수행된다. 혼잡 제어 성능 평가 방식은 자기 유사성 네트워크 트래픽의 물리적 모델링으로부터 얻은 시뮬레이션 기반 하에서 결과를 나타낸다. 자기 유사 버스트 환경 하에서 RTT가 450ms일 때 소스 트래픽이 초과되지 않는 경우에 TCP-SSC(Selective Slope Control)의 성능 이득은 각각 ${\alpha}$가 1.05일 45%정도 높아지는 반면에 ${\alpha}$가 1.95일 때는 20%정도의 성능 이득을 얻을 수 있다. 그러므로 비율 기반 피드백 혼잡 제어에 TCP-MTS를 적용함으로서 TCP-SCC 처리 이득의 성능이 약 2배정도의 개선이 이루어짐을 시뮬레이션 결과로부터 알 수 있다.