• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.4
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• pp.136-141
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• 2016

A phase-locked loop(PLL) with effectively increased capacitance by current modulator has been proposed. In this paper, the effective capacitance of loop filter is increased by using current modulator and it results in 1/10 reduction of capacitance in loop filter. It has been designed with a 1.8V $0.18{\mu}m$ CMOS process. The simulation results show that the proposed PLL has the same phase noise characteristic and locking time of conventional PLL.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.316-318
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• 2006

루프버퍼는 루프의 부하를 줄이기 위해 일반적으로 사용되고 있는 구조이다. 본 논문은 EISC 내장형 프로세서의 에너지 소모를 줄이기 위하여 변형된 루프버퍼를 제안한다. 제안하는 루프버퍼는 EISC 프로세서가 갖는 특수 명령어의 수행 횟수를 감소시켜, 주요 에너지 소모원인 메모리 접근을 추가로 감소시킨다. 시뮬레이션 결과, 제안하는 루프버퍼는 설계한 프로세서의 수행시간을 $5%{\sim}13.6%$ 감소시키며, 메모리 접근횟수를 $14.9{\sim}37.8%$ 감소시키는 것을 관찰하였다. 변형된 루프버퍼는 $0.18{\mu}m$, 1.8V 공정 표준 셀 라이브러리를 사용하여 악 2792 개의 등가 게이트에 해당하는 면적에서 구현할 수 있다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.698-701
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• 2016

A phase-locked loop(PLL) with effectively increased capacitance by current modulator has been proposed. In this paper, the effective capacitance of loop filter is increased by using current modulator and it results in 1/10 reduction of capacitance in loop filter. It has been designed with a 1.8V $0.18{\mu}m$ CMOS process. The simulation results show that the proposed PLL has the same phase noise characteristic and locking time of conventional PLL.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.16_17
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• 2009

지능형 배전망을 추구하기 위해 본 논문에서는 배전계통의 루프 구성과 방사상의 보호협조 방법을 수정한 새로운 루프구성에 대한 보호협조를 제안하였다. 그리고 배전 자동화가 되어 있다는 전제 하에서 제안된 보호협조 방법을 토대로 방사상 계통과 방사상 보호협조를 그대로 적용한 루프 배전계통, 마지막으로 제안된 보호협조 방법을 적용된 루프 계통에 대한 신뢰도 이득을 분석하였다.

• The Transactions of the Korea Information Processing Society
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• v.5 no.6
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• pp.1494-1506
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• 1998

본 논문에서는 루프구조의 효율적인 병렬수행을 위한 병렬성 추출에 대하여 불변과 가변 종속거리에 모두적용할 수 있는 통합된 새로운 기법을 제시한다. 이것은 컴파일시간에 순차 루프를 중첩된 DOALL 루프로의 자동 변환에 대한 절차로서, 중첩 루프의 전체적인 병렬화를 하기 위하여 문장들을 반복적으로 수행시키는 것에 의해서 자료 종속을 효과적으로 제거하는 알고리즘이다. 본 논문에 제시된 방법은 성능평가에서도 매우 뛰어난 방법임을 보였다.

• The Magazine of the Society of Air-Conditioning and Refrigerating Engineers of Korea
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• v.38 no.9
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• pp.4-9
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• 2009

초고층 공동주택에 설치되는 주방 및 욕실의 배기를 외부로 배출하는 방법은 공용유도관로인 수직덕트를 설치하고 그 상부말단에 하이브리드 루프팬의(hybrid roof fan)이 설치하는 것이다. 하이브리드 루프팬의 기능은 자연통풍력이 약한 하절기는 강제적으로 루프팬에 의해 구동하고 자연배기를 수행할 수 있을 정도로 자연통풍력이 큰 동절기는 루프팬을 운전하지 않는 기능을 보유하도록 유도하는 것이다. 본 고는 이러한 하이브리드 루프팬의 운전조건을 53층 높이의 임의 공동주택에 대해, 수직덕트의 선정한 후, 제시하고자 한다.

• Proceedings of the Korean System Dynamics Society
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• 2000.07a
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• pp.49-61
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• 2000

본 논문에서는 정책개입시기를 이해하고 논의하는데 있어서 시스템 다이내믹스 학자들의 연구가 어떠한 시사점을 줄 수 있는가에 관하여 논의한다. 정책 시스템을 피드백 루프를 중심으로 하여 양의 피드백 루프가 지배하는 시스템, 음의 피드백 루프가 지배하는 시스템, 음과 양의 피드백 루프가 지배하는 시스템을 구분한다. 그리고 각 시스템에 있어서 바람직한 정책 개입의 시기에 관하여 논의하고, 어떠한 인지적 편향과 제도적 장애가 있는지를 논의한다.

• Journal of KIISE:Computing Practices and Letters
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• v.14 no.1
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• pp.111-115
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• 2008

We present a simple and effective method to reduce loop-related false alarms raised by buffer-overrun static program analyzer. Interval domain buffer-overrun analyzer raise many false alarms in analyzing programs that frequently use loops and arrays. Firstly, we classified patterns of loop-related false alarms for loop-intensive programs, such as embedded programs or mathematical libraries. After that we designed a simple and effective false alarm refiner, specialized for the loop-related false alarms we classified. After the normal analysis of program in which alarms considered as false. We implemented this method on our buffer-overrun analyzer with the result that our refinement method decreased the number of false alarms by 32% of total amount the analyzer reported.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.1
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• pp.90-96
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• 2014

This paper presents a practical linearization technique for a wide-band bang-bang digital phase locked-loop(BBDPLL) by selecting optimal loop gains. In this paper, limitation of the theoretical design method for BBDPLL is explained, and introduced how to implement practical BBDPLLs with CMOS process. In the proposed BBDPLL, the limited cycle noise is removed by reducing the proportional gain while increasing the integer array and dither gain. Comparing to the conventional BBDPLL, the proposed one shows a small area, low power, linear characteristic. Moreover, the proposed design technique can control a loop bandwidth of the BBDPLL. Performance of the proposed BBDPLL is verified using CppSim simulator.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.11
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• pp.2495-2502
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• 2012

This paper presents a new structure of phase looked loop (PLL) for replacing a process sensitive resistor in loop filter with an additional charge pump (CP). The additional charge pump works as a resistor in a loop filter. The output of two charge pumps changes same direction according to process variation. The simulation results according to process conditions(SS/TT/FF) demonstrate that the proposed PLL works properly with process variations. It has been designed with a 1.8V $0.18{\mu}m$ CMOS process and proved by simulation with HSPICE.