• 한국항행학회논문지
• /
• 제21권1호
• /
• pp.43-49
• /
• 2017

일반적인 위성 항법 장치 수신기는 루프 필터 기반의 스칼라 추적 루프를 통해 신호 추적이 이루어진다. 본 논문에서는 루프 필터를 LQG 제어기로, 스칼라 추적 루프를 벡터 추적 루프로 대체한 LQG 기반 벡터 추적 루프의 성능을 정확성과 강건성 측면에서 살펴보았다. 정확성을 판단하기 위해서, 일반적인 루프 필터 기반 스칼라 추적 루프 대비 LQG 기반 스칼라 추적 루프의 측정치 추정 오차가 60% 이상 향상됨을 확인하였다. 다음으로 LQG 기반 스칼라 추적 루프 대비 LQG 기반 벡터 추적 루프의 측정치 추정 오차의 성능 향상과 위성 개수 증가에 따른 위치/속도 추정 오차 성능 향상을 확인함으로써 정확성을 확인하였다. 마지막으로 4초 동안의 30 dB-Hz의 일시적 신호 감쇄 상황에서 루프 필터 기반의 스칼라 추적 루프는 신호 추적에 실패하는 반면, LQG 기반 벡터 추적 루프는 연속적으로 위치/속도, 측정치 추정이 가능함을 확인함으로써 강건성을 확인하였다.

• 한국방송∙미디어공학회:학술대회논문집
• /
• 한국방송∙미디어공학회 2016년도 하계학술대회
• /
• pp.237-239
• /
• 2016

본 논문에서는 HEVC (High Efficiency Video Coding) 복호화기의 SAO (Sample Adaptive Offset)를 효율적으로 병렬화하기 위한 방법을 제안한다. HEVC 는 주관적 화질 향상 및 압축 효율 향상을 위해 디블록킹 필터 (de-blocking filter)와 샘플 적응적 오프셋 (SAO)이라는 두 가지 인-루프 필터를 사용한다. 두 종류의 인-루프 필터의 사용은 HEVC 복호화기의 복잡도를 증가시키는 요인이며, 인-루프 필터에 데이터레벨 병렬화를 적용하여 고속으로 복호화를 수행할 수 있다. 본 논문에서는 SAO 의 병렬화를 위해 CTU (Coding Tree Unit)의 행 단위로 병렬화를 수행함으로써, 병렬화로 인한 추가적으로 발생하는 라인 버퍼 사용을 줄여 SAO 병렬화 효율을 향상시켰다. 실험결과 제안하는 SAO 병렬화 방법을 사용하여 균등분할 SAO 병렬화 방법에 비해 91%의 속도를 향상시켰다.

• 한국전자파학회논문지
• /
• 제15권11호
• /
• pp.1082-1089
• /
• 2004

본 논문에서는 개방 루프 공진기로 구현된 타원응답 필터의 소형화 및 결합행렬의 유사변환을 통한 설계의 유연성에 관해 연구하였다. 더불어 제안한 방법에 의하여 보다 큰 비대역폭을 갖는 필터를 제시하였다. 제안한 방법의 유효성을 확인하기 위해 개방 루프 공진기를 이용하여 중심 주파수(f$_{c}$) 2.0 GHz에서 0.04의 비대역폭(FBW)을 가지는 4차 타원응답 대역통과 필터를 설계하였다. 개방 루프 공진기의 혼합결합이 일어나는 부분의 선폭을 좁게 함으로써 구현된 두 개의 필터는 일정한 선폭을 가지는 공진기로 구현된 필터에 비해 각각 13%와 25%의 크기 감소 효과를 나타내었다. 또한, 요구되는 결합량을 만족시키기 위한 공진기 사이의 간격이 실현 불가능할 경우 결합행렬의 유사변환을 통하여 기존 구조와 동일한 특성을 나타내는 두 가지 다른 구조를 제시함으로써 필터 설계의 유연성을 보여주었으며 이로 인해 보다 큰 비대역폭(FBW=0.08)을 갖는 필터 설계가 가능함을 나타내었다.

• 대한전자공학회논문지SP
• /
• 제48권5호
• /
• pp.46-54
• /
• 2011

본 논문에서는 정수변환 기저의 특성을 기반으로 블록의 내부/경계 영역으로 분리되는 루프필터를 생성하고, 이를 선택적으로 적용하는 방법을 제안한다. 기존의 블럭 기반의 적응적 루프 필터(BALF)는 비디오 코덱의 압축 성능에 있어서 약 10%의 압축 효율을 보이는 기술이다. 이는 복원된 영상을 원본 영상에 최대한 유사하게 만드는 Wiener 필터계수를 생성하고 생성된 필터가 적용될 영역에 대한 정보를 전송한다. 그러나 블럭 기반의 적응적 루프 필터는 블록 단위로 영상을 참조하여 하나의 필터를 생성하는 방법으로, 높은 부호화 성능을 보이는 반면, 높은 복잡도를 수반한다는 단점이 있다. 본 논문에서 제안하는 방법은 정수변환 기저의 특성에 따라서 서로 다른 에러의 특성을 갖는 특징을 이용하여 블록의 내부와 경계 영역을 분리하고, 각 영역을 위한 필터를 생성한다. 이후, 이를 원하는 영역에 선택적으로 적용한다. 부호화기의 필터 생성 과정에서 선택된 특정 영역의 필터를 복호화기로 전송함으로써, 선택된 영역에 대해서만 필터링을 수행하여 복호화 복잡도를 조절할 수 있다. 제안하는 알고리즘을 사용하여 블럭의 경계 영역 필터만을 사용한 경우 기존의 BALF 대비 약 2.56%의 부호화 성능 저하에 대하여 약 35.5%의 필터링 속도 향상을 보였다.

• 한국통신학회논문지
• /
• 제19권9호
• /
• pp.1692-1701
• /
• 1994

이미 상용화된 시뮬레이터인 PSPICE의 기본적인 변형없이 새로운 소자나 시스템을 시뮬레이션하는데 있어 유용한 설계기법인 매크로모델링 기법을 이용하여 위상동기루프를 설계하였다. 위상동기루프는 위상 검출기와 전압제어 발진기, 루프 필터로 이루어져 있고, 이 중 위상 검출기와 전압제어 발진기를 매크로모델링 하였다. 루프 필터단은 외부에서 연결하도록 되어 있으며, 본 논문에서는 간단한 RC 저역통과 필터를 사용하였다. LM565CN PLL의 데이타 시트를 기준으로 설계한 매크로모델 파라미터로 시뮬레이션한 결과, 자유발진 주파수 2.5KHz에서 upper lock range와 lower lock range는 각각 1138Hz, 1500Hz였고, upper capture range와 lower capture range는 563Hz, 437Hz였다. 또한 실험결과와 시뮬레이션 결과가 일치함을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제47권6호
• /
• pp.51-56
• /
• 2010

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2003년도 하계학술대회 논문집 A
• /
• pp.564-566
• /
• 2003

전력 계통에서 안정한 전력을 공급하는 것은 매우 중요하다. 전력 계통의 오류는 전압 및 주파수를 감시함으로써 검출 가능하다. 본 논문에서는 디지털 위상 고정 루프를 이용한 전력 계통의 주파수 측정 장치를 제안하고 이를 구현한 결과를 제시하고자 한다. 제안한 주파수 측정 장치는 위상 고정 루프의 기본요소로 구성된다. 위상분별기는 배타적 논리연산을 통해 위상오차를 검출하고 위상의 앞섬 및 뒤짐의 검출이 가능하도록 설계하였으며, 전력 계통의 주파수 동특성을 고려해서 3차의 루프 필터를 설계하였다. DCO는 출력 주파수의 분해능을 고려하여 입력 신호를 정확하게 추정할 수 있도록 설계하였다. 제안한 주파수 측정 장치의 성능을 검증하기 위하여 모의실험을 통해 주파수 변동량의 측정 범위 및 정확도를 검토하였으며, FPGA와 CPU를 포함하는 하드웨어를 구현하였다. FPGA에는 Verilog HDL로 디지털 위상 고정 루프의 위상분별기와 DCO를 구현하였으며 루프필터는 소프트웨어로 구현하였다. 제안한 디지털 위상 고정 루프의 성능 검증을 위해 정밀한 함수 발생기의 출력을 인가한 후 출력 주파수를 측정한 결과 및 전력 계통에 대한 실험 결과를 제시하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2017년도 춘계학술대회
• /
• pp.197-199
• /
• 2017

본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.

• 한국전자파학회논문지
• /
• 제19권10호
• /
• pp.1147-1158
• /
• 2008

본 논문에서는 SPD(Sampling Phase Detector) 소자를 위상검출기로 사용하여, 기준 신호원 700 MHz SAW(Surface Acoustic Wave) 발진기에 16.8 GHz의 VTDRO(Voltage Tuned Dielectric Resonator Oscillator)를 안정화하는 위상 고정 회로를 설계하였다. 이러한 위상 고정 방법은 루프 필터만으로 직접적으로 위상 고정할 경우 잠금 시간(lock time)의 문제로, 루프 필터뿐만 아니라 구형파의 시변하는 전류원을 사용 위상 고정하게 된다. 이러한 구동 회로와 루프 필터는 서로 상관 관계가 있어, 이의 체계적인 조정을 필요로 한다. 본 논문에서는 이러한 구동 회로와 루프 필터의 체계적인 설계 방법을 제시하였다. 제작된 PLDRO(Phase Leered DRO)는 안정된 16.8 GHz의 중심 주파수에서 약 6.3 dBm의 출력 전력을 갖고, 위상 잡음은 100 kHz offset에서 -101 dBc/Hz 성능을 보인다.

• 한국정보전자통신기술학회논문지
• /
• 제12권1호
• /
• pp.1-6
• /
• 2019

본 논문에서는 복수개의 부궤환 루프를 도입하여 칩 크기를 획기적으로 줄이면서 잡음 특성을 유지할 수 있는 위상고정루프를 제안하였다. 칩 면적을 최소화하는 것이 주목표이므로 하나의 작은 크기의 커패시터로 구성된 1차 루프필터와 복수개의 FVC를 사용하여 위상고정루프를 설계하였다. 전압제어 발진기에 연결된 복수개의 주파수-전압 변환 회로(frequency voltage converter : FVC)는 위상고정루프 내부에 복수개의 부궤환 루프를 만든다. 제안된 위상고정루프에서는 복수개의 부궤환 루프가 크기가 아주 작은 하나의 커패시터로만 구성된 루프필터를 가진 위상고정루프를 안정하게 동작하도록 해준다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 1.6ps 지터와 $10{\mu}s$ 위상고장시간을 보여주었다.