• 한국통신학회논문지
• /
• 제35권1C호
• /
• pp.40-44
• /
• 2010

MQASK 디지털 수신기의 타이밍 복원 루프에서는 self-noise의 영향으로 발생하는 타이밍 jitter에 의해 성능이 저하된다. 타이밍 jitter는 타이밍 복원 루프 내에 전치필터를 사용함으로써 해결할 수 있지만, 전치필터에 의해 루프지연이 발생하고, 타이밍 복원 루프의 안정성 및 acquisition 성능이 감소하게 된다. 또한, 전치필터에 의해 타이밍 복원 루프의 복잡도가 증가한다. 본 논문에서는 jitter-free 타이밍 복원 루프에서 전치필터로 인해 발생하는 루프지연을 제거하기 위해 정합필터, resampler, 그리고 전치필터의 기능을 포함한 다상필터 구조의 resampler를 제안하였다. 본 논문에서 제안한 다상필터 구조의 resampler를 사용한 타이밍 복원 루프에서는 타이밍 jitter를 제거하기 위해 사용된 전치필터로 인해 발생하는 루프지연을 해결함으로써 타이밍 복원 루프의 안정성을 향상시키고, 타이밍 jitter를 효과적으로 제거한다. 또한, 타이밍 복원 루프의 구조가 간단해지기 때문에 하드웨어 구현 시에 유리하다.

• 한국정보통신학회논문지
• /
• 제20권2호
• /
• pp.335-342
• /
• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.

• 한국정보통신학회논문지
• /
• 제21권3호
• /
• pp.585-593
• /
• 2017

본 논문에서는 모바일 시스템을 위한 저전력 HEVC(High Efficiency Video Coding) 루프 내 필터의 디블록킹 필터 하드웨어 구조를 제안한다. HEVC의 디블록킹 필터는 영상압축 시 발생한 블록화 현상을 제거한다. 현재 다양한 모바일 시스템에서 UHD 영상 서비스를 지원하지만 전력 소모가 높은 단점이 있다. 제안하는 저전력 디블록킹 필터 하드웨어 구조는 필터를 적용하지 않을 때 내부 모듈에 클록을 차단하여 전력 소모를 최소화 하였다. 또한, 낮은 동작 주파수에서 높은 처리량을 위해 4개의 병렬 필터 구조를 가지며, 각 필터는 4단 파이프라인으로 구현하였다. 제안하는 디블록킹 필터 하드웨어 구조는 65nm CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 52.13K개의 게이트로 구현되었다. 또한, 110MHz의 동작 주파수에서 8K@84fps의 실시간 처리가 가능하며, 동작 전력은 6.7mW이다.

• 한국통신학회논문지
• /
• 제19권8호
• /
• pp.1421-1432
• /
• 1994

본 논문에서는 비코히어런트 방식의 시간분할 조만 동기추적루프에 속하는 타우진동루프의 최적 설계를 위한 대역통과필터의 대역폭에 대하여 고찰하였다. NRZ 데이터의 경우 이상적 대역통과 필터를 채용한 비코히어런트 TDL의 제곱손실 및 최소의 동기추적지터를 구하였다. 또한 이를 이용하여 최적의 3dB 대역통과필터 대역폭을 주어진 데이터율과 데이터 신호대잡음비에 대해 계산하였다. 결과로서 이상적 대역통과 필터의 경우 최적의 대역폭은 주어진 신호대잡음비에 따라 데이터율의 약 1-2배의 범위 내에 존재함을 알 수 있었다.

• 대한교통학회지
• /
• 제20권5호
• /
• pp.163-174
• /
• 2002

최근 국내에 확대 설치되고 있는 자동과속단속시스템의 핵심은 주행차량의 지점속도를 측정하는 속도검지부의 정확도라 할 수 있다. 우리나라 속도검지부의 경우 대부분 2중 루프검지기를 이용하여 속도를 측정하고 있는 데 속도측정정확도는 루프검지기의 하드웨어 성능뿐 아니라 루프검지기 발생신호를 처리하는 알고리즘에 상당부분 의존한다. 따라서 본 연구에서는 2중 루프검지기의 속도측정 정확도를 높이기 위한 신호처리 알고리즘을 개발하고 이를 현장에서 평가하였다. 먼저 이론 및 현장실험에서 밝혀진 문제점들을 분석하여 원인별로 개선방향을 분류한 뒤 알고리즘을 개발하였다. 이를 위해서 첫째, 검지기의 2개의 진입시점 신호 뿐 아니라 진출시점 신호까지 포함시켜 정확도를 높이는 2중 처리 알고리즘을 개발하였다. 둘째, 속도측정 오차의 허용범위인 $\pm$5%를 초과하는 원인이 되는 검지영역내 비정상적인 주행궤적차량 즉, 대자선주행과 동시진입차량을 걸러내는 필터링알고리즘을 개발하였다. 현장실험을 통하여 개발 알고리즘의 정확성을 평가한 결과 속도측정정확도가 대폭적으로 개선됨을 확인할 수 있었다. 또한 패각선 주행차량, 동시진입차량 등 검지영역 내에서 비정상적 주행궤적을 발생시켜 심각한 오차를 발생시키는 차량들을 성공적으로 제거할 수 있었다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2017년도 추계학술대회
• /
• pp.543-545
• /
• 2017

본 논문에서는 고성능 루프내 필터를 위한 SAO 하드웨어 구조 설계에 대해 기술한다. SAO는 루프내 필터 내부 모듈이며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만, HEVC의 SAO는 픽셀 단위 연산을 수행하기 때문에 높은 연산 시간을 요구한다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 고속연산을 위해 $4{\times}4$ 블록 연산과 2단 파이프라인 구조를 기반으로 한다. SAO 연산을 위한 정보생성 및 offset 연산구조는 병렬구조로 설계하여 연산시간을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 130nm 및 65nm 셀 라이브러리로 합성을 진행하였다. 130nm에서 최대 동작 주파수는 476MHz이고, 전체 게이트 수는 163k이다. 65nm에서 최대 동작 주파수는 312.5MHz이고, 전체 게이트 수는 193.6k이다.

• 방송공학회논문지
• /
• 제15권5호
• /
• pp.697-702
• /
• 2010

디지털 영상 내의 평탄한 영역에 대한 양자화 과정은 종종 의도하지 않은 의사 윤곽 오차 (false contour artifact)를 발생한다. 본 레터논문에서는 통상적인 블록 기반 비디오 부호화 방식의 양자화 과정에서 발생되는 이러한 오차의 효율적 제거 알고리즘을 보인다. 먼저, 입력 블록에 대해 의사 윤곽의 발생 특성에 기반하여 추출된 특징값들을 이용하여 후보 블록을 선정 한다. 그리고, 해당 블록에 대해 미리 준비된 pseudo-random noise mask를 적용함으로써 의사 윤곽을 제거한다. 이러한 후보 블록 선정을 통한 선택적인 필터링 과정은 불필요한 처리를 최소화함으로써, 화질 열화 억제와 연산 복잡도 감소를 동시에 달성한다. 또한 블록 기반의 처리는 비디오 부호화 루프와의 통합을 용이하게 함으로써, 종래의 코덱 루프 밖에서의 후처리 필터링 방식과 비교하여 구현에 필요한 자원 절감과 프레임 지연 방지라는 측면에서 큰 이점을 갖는다. 제안 알고리즘은 H.264/AVC표준 소프트웨어에 구현되어 율-왜곡 최적화(rate-distortion optimization) 관점에서 압축 성능의 저하없이 낮은 복잡도에서 의사 윤곽을 효율적으로 제거함을 확인하였다.

• 한국정보통신학회논문지
• /
• 제19권1호
• /
• pp.169-177
• /
• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기를 위한 효율적인 SAO(Sample Adaptive Offset)의 저면적 하드웨어 구조를 제안한다. SAO는 HEVC 영상 압축 표준에서 채택된 새로운 루프 내 필터 기술로서 최적의 오프셋 값들을 화소 단위로 적용하여 영역 내 평균 화소 왜곡을 감소시킨다. 하지만 표준 SAO는 화소 단위 연산을 수행하기 때문에 초고해상도 영상을 처리하기 위해서 많은 연산시간과 연산량을 요구한다. 제안하는 SAO 하드웨어 구조는 SAO의 연산시간을 감소시키기 위해서 한번에 4개의 입력 화소들을 병렬적으로 처리하며, 2단계 파이프라인 구조를 갖는다. 또한 하드웨어 면적을 최소화하기 위해서 휘도 성분과 색차 성분에 대해 단일 구조를 가지며, 하드웨어에 적합한 연산기 및 공통 연산기를 사용한다. 제안하는 SAO 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 190k개의 게이트로 구현되었다. 제안하는 SAO 하드웨어 구조는 200MHz의 동작주파수에서 4K UHD@60fps 영상의 실시간 처리가 가능하며, 최대 250MHz까지 동작 가능하다.

• 방송공학회논문지
• /
• 제15권5호
• /
• pp.617-630
• /
• 2010

고해상도 비디오에 대한 압축 성능 향상을 위해 ITU-T VCEG에서는 H.264/AVC 표준을 근간으로 다양한 압축 성능 개선 기법들을 추가해 왔는데, 그중 ALF 기법은 양자화에 의해 발생한 오류를 제거할 수 있는 필터링 방법을 제공함으로써, 고해상도 영상에서 평균 9%의 매우 높은 성능 개선 능력을 보이는 핵심 기술이다. 하지만 기존의 ALF는 한 프레임 내에서 하나의 Wiener 필터만을 사용하므로, 다수의 서로 다른 통계적 특성을 가진 영역이 존재하는 경우에는 능률적인 오류 복원 성능을 제공하기 어려운 한계를 가지고 있다. 따라서 본 논문에서는 한 복호 프레임에 존재하는 다양한 영역 별 통계적 특성을 반영하여 보다 유연한 율-왜곡 관점에서의 ALF 선택이 가능할 수 있도록, 적응적 율-왜곡 최적 다중 루프 필터 기법을 제안한다. 제안 알고리즘을 통해 다양한 영상에 대하여 기존 알고리즘의 성능을 안정적으로 개선할 수 있었으며, 영상에 뚜렷한 특성 차이를 지닌 복수의 오브젝트가 존재할 경우에는 더욱 높은 비트율 감소 이득을 얻을 수 있었다.

• 한국전자파학회논문지
• /
• 제29권10호
• /
• pp.773-782
• /
• 2018

FLL(Frequency-Locked-Loop: 주파수 잠금회로)은 주파수-검출기(frequency detector)를 사용하여 VCO의 위상잡음을 개선하는 부-궤환(negative feedback) 시스템이다. 본 논문은 FLL에 의한 VCO의 위상잡음의 이론적 분석을 새로이 제시하였다. 분석 결과, VCO의 위상잡음은 FLL 루프-대역폭 내에서는 주파수검출기와 루프-필터로 결정된 위상잡음을 좇아가며, 반면 루프-대역폭 밖에서는 VCO의 위상잡음이 그대로 나타나게 된다. 따라서 이론적 분석 결과를 바탕으로 VCO의 위상잡음을 최소화 하는 FLL을 설계할 수 있게 된다. 또한 실험을 통하여 이론적으로 분석된 위상잡음 결과는 검증하였다.