• 한국정보통신학회논문지
• /
• 제12권7호
• /
• pp.1227-1234
• /
• 2008

본 논문에서는 자동차 전장용 Power IC, 디스플레이 구동 칩, CMOS 이미지 센서 등의 응용분야에서 필요로 하는 동기식 256-bit OTP(one-time programmable) 메모리를 설계하였다. 동기식 256-bit OTP 메모리의 셀은 고전압 차단 트랜지스터 없이 안티퓨즈인 NMOS 커패시터와 액세스 트랜지스터로 구성되어 있다. 기존의 3종류의 전원 전압을 사용하는 대신 로직 전원 전압인 VDD(=1.5V)와 외부 프로그램 전압인 VPPE(=5.5V)를 사용하므로 부가적인 차단 트랜지스터의 게이트 바이어스 전압 회로를 제거하였다. 그리고 프로그램시 전류 제한 없이 전압 구동을 하는 경우 안티퓨즈의 ON 저항 값과 공정 변동에 따라 프로그램 할 셀의 부하 전류가 증가한다. 그러므로 프로그램 전압은 VPP 전원 선에서의 저항성 전압 감소로 인해 상대적으로 증가하는 문제가 있다. 그래서 본 논문에서는 전압 구동 대신 전류 구동방식을 사용하여 OTP 셀을 프로그램 할 때 일정한 부하전류가 흐르게 한다. 그래서 웨이퍼 측정 결과 VPPE 전압은 5.9V에서 5.5V로 0.4V 정도 낮출 수 있도록 하였다. 또한 기존의 전류 감지 증폭기 대신 Clocked 인버터를 사용한 감지 증폭기를 사용하여 회로를 단순화시켰다. 동기식 256-bit OTP IP는 매그나칩 반도체 $0.13{\mu}m$ 공정을 이용하여 설계하였으며, 레이아웃 면적은 $298.4{\times}3.14{\mu}m2$이다.

• 전기전자학회논문지
• /
• 제22권4호
• /
• pp.1012-1018
• /
• 2018

본 논문에서는 IoT 센서 처리를 위한 1.8V 공급전압의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 2개의 A/D 변환기를 병렬로 사용하여 샘플링 속도를 향상시킨 12비트 SAR A/D 변환기를 제안한다. 2개의 A/D 변환기 중 1개의 A/D 변환기는 12자리 비트를 모두 결정하고, 또 다른 A/D 변환기는 다른 A/D 변환기의 상위 6비트를 그대로 사용하여 전력소모와 스위칭 에너지를 최소화하였다. 두 번째 A/D 변환기는 상위 6비트를 결정하지 않기 때문에 컨트롤 회로와 SAR 로직이 필요하지 않아 면적을 최소화하였다. 또한 스위칭 에너지는 커패시터 용량과 C-DAC 내 전압 변화가 클수록 값이 커지는데 두 번째 A/D 변환기는 상위 6비트를 결정하지 않아 스위칭 에너지를 줄일 수 있다. 또한 커패시터 내 스플릿 커패시터 용량을 유닛 커패시터 용량과 동일하게 회로를 구성하여 C-DAC 내 공정오차를 줄일 수 있다. 제안하는 SAR A/D 변환기는 180nm CMOS 공정을 이용하여 설계하였고, 1.8V의 공급전압, 10MS/s의 변환속도, 10.2비트의 ENOB(Effective Number of Bit)이 측정되었다. 핵심 블록의 면적은 $600{\times}900um^2$, 총 전력소모는 $79.58{\mu}W$, FoM(Figure of Merit)는 6.716fJ/step로 확인할 수 있다.

• 전자공학회논문지
• /
• 제52권9호
• /
• pp.63-73
• /
• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.

• 대한전자공학회논문지SP
• /
• 제48권6호
• /
• pp.18-26
• /
• 2011

엑티브 셔터 안경 기반 3DTV와 페시브 편광 필터 안경 방식 3DTV의 화질 비교는 최근에 이슈로 대두되고 있다. 엑티브 셔터 안경 방식 기술이 Full-HD 3D영상 구현이 가능함에도 불구하고 스테레오 영상에 대한 동기 신호의 전송, 수신, 및 재구성 과정 중에 내부/외부 잡음 환경에 영향을 받아 3D안경에 탑재된 동기화 프로세서 칩의 오동작으로 영상 플리커가 자주 발생한다. 이러한 문제를 극복하기 위해 동기 신호에 실리는 잡음의 제거 및 오차 보정을 추가적으로 수행하는 과정이 필요하며 이로 인해 추가로 소모되는 전력이 증가하고 있다. 본 논문에서는 3DTV 엑티브 셔터 안경을 위한 동기 신호 처리 프로세서를 구현하는 저 전력 이산 사건 (Discrete-Event) 기반 SoC (DE-SoC)칩을 제안한다. 이를 위해 이벤트 적재기와 소수점 타이머 하드웨어를 구현한다. 제안한 기법을 통해 실시간으로 수신되는 동기 수신 회로 구동을 최대한 지연시킴으로써 전력을 소모하는 하드웨어를 부분을 최소화 하며 소수점 타이머를 이용하여 동기 신호 수신 부를 완전히 정지시킨 상태에서도 일정 시간 동기를 유지하는 특성을 이용하여 무선 동기 수신부의 전력소모를 줄이고 외부 잡음의 영향을 완벽하게 차단할 수 있다. 제안한 기법을 위해 약 15,000개의 로직 게이트와 1Kbytes SRAM 버퍼를 추가로 사용한다. 그럼에도 불구하고 전력 소모는 기존대비 약 20%이하로 떨어질 뿐만 아니라 TV로부터 오는 동기 신호 없이도 2시간동안 1%정도의 동기 오차를 보여준다.