• 한국정보과학회논문지:시스템및이론
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• 제35권12호
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• pp.540-551
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• 2008

오늘날 마이크로프로세서의 설계는 전력 소모 문제만이 아닌 온도 문제에서도 자유롭지 않다. 제조 공정의 미세화와 고밀도 회로 집적화가 칩의 전력 밀도를 높이게 되어 열성 현상을 발생시키기 때문이다. 이를 해결하기 위해 제안된 동적 온도 제어 기술은 냉각 비용을 줄이는 동시에 칩의 온도 신뢰성을 높인다는 장점을 가지지만, 냉각을 위해 프로세서의 성능을 희생해야 하는 문제점을 가지고 있다. 본 논문에서는 프로세서의 성능 저하를 최소화하면서 온도를 제어하기 위해 듀얼 레지스터 파일 구조를 제시한다. 온도 제어를 고려하였을 때 가장 관심을 끄는 것은 레지스터 파일 유닛이다. 특히 정수형 레지스터 파일 유닛은 그 빈번한 사용으로 인하여 프로세서 내부에서 가장 높은 온도를 가진다. 듀얼 레지스터 파일 구조는 정수형 레지스터 파일에 대한 읽기 접근을 두 개의 레지스터 파일에 대한 접근으로 분할하는데, 이는 기존 레지스터 파일이 소모하는 동적 전력을 감소시켜 열성 현상을 제거하는 효과를 가져온다. 그 결과 동적 온도 제어 기법에 의한 프로세서 성능 감소를 완화시키는데, 평균 13.35% (최대 18%)의 성능 향상을 확인할 수 있었다.

• 전자공학회논문지CI
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• 제43권2호
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• pp.1-11
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• 2006

본 연구에서는 대칭 및 비대칭 암호화 알고리즘을 가속화하기 위해, 다수 혹은 긴 워드 연산을 위한 레지스터 파일 확장 구조 (Register File Extension for Multi-words or Long-word Operation: RFEMLO)라는 새로운 레지스터 파일 구조를 제안한다. 암호화 알고리즘은 긴 워드 피연산자에 대한 명령어를 통하여 가속화 할 수 있다는 점에 착안하여, RFEMLO는 하나의 레지스터 명을 통해 여러 개의 레지스터에 접근할 수 있도록 하여 여러 연산자에 대해 동일한 연산을 수행할 수 있도록 하거나, 여러 개의 레지스터를 하나의 데이터로 사용할 수 있게 한다. RFEMLO는 긴 워드 피연산자에 대한 명령어 집합의 추가와 이를 지원하는 기능 유닛을 추가함으로서 범용 프로세서에 적용할 수 있다. 제안된 하드웨어 구조와 명령어 집합의 효율성을 평가하기 위해 Simplescalar/ARM 3.0을 사용하여 대칭 및 비대칭의 다양한 암호화 알고리즘에 적용하였다. 실험 결과, RFEMLO을 적용한 순차적 파이프라인을 가진 프로세서에서 대칭 암호화 알고리즘의 경우 $40%{\sim}160%$의 성능 향상을, 비대칭 암호화 알고리즘의 경우 $150%{\sim}230%$의 높은 성능향상을 얻을 수 있었다. RFEMLO의 적용을 통한 성능 항상은 이슈 폭의 증가를 이용한 슈퍼스칼라 구현에 따른 성능 향상과 비교할 때, 훨씬 적은 하드웨어 비용으로 효과적인 성능 향상을 얻을 수 있음을 확인하였으며 슈퍼스칼라 프로세서에 RFEMLO를 적용하는 경우에도 대칭 암호화 알고리즘에서는 최대 83.6%, 비대칭 암호화 알고리즘에서는 최대 138.6%의 추가적인 성능향상을 얻을 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.615-617
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• 2000

본 논문에서는 VLIW 목적코드에 존재하는 NOP 명령어 슬롯에 의미있는 명령어를 중복 삽입하도록 함으로써 원래의 방법에서 존재하였던 자료의존관계를 해소하여 실행시간의 지연을 방지하는 기법을 연구하였다. 이 경우에 하나의 긴 명령어에 동일한 명령어가 둘 이상 포함될 수 있으므로 연산 관계에 이은 쓰기 단계에서 여러개의 명령어가 동일한 레지스터 파일의 주소에 쓰기를 함에 따른 충돌을 피할 수 없다. 본 논문에서는 연산처리 별로 쓰기 단계에서 연산 결과를 레지스터 파일에 쓰도록 허용할 것인지에 대한 정보를 명령어에 포함하는 TiPS 구조와 TiPS 구조에 적합한 목적코드 생성 알고리즘을 제안하였다. 목적코드 생성 알고리즘은 연산처리기별로 연속적으로 실행되는 명령어간의 자료의존관계를 해소하기 위하여 NOP 대신에 다른 연산처리기에서 실행할 명령어를 수행하도록 동일한 명령어를 복사하여 할당할 수 있다. 실험 결과, 명령어 복사 기법은 기존의 기법에 비하여 전체 실행 사이클을 크게 단축시킬 수 있음을 보여주었다.

• 한국통신학회논문지
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• 제28권9A호
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• pp.763-773
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• 2003

본 논문에서는 조건부 실행 비순차적 명령어 이슈 컴퓨터 시스템에서의 레지스터 리네이밍 방법을 제안한다. 레지스터 리네이밍은 읽기 후 쓰기 그리고 쓰기 후 쓰기 의존성을 제거하는 기술이다. 레지스터 리네이밍 방법을 사용하는 조건부 실행 비순차적 명령어 이슈 컴퓨터 시스템을 구현하기 위해서, 우리는 순차적 상태 물리적 레지스터와 미리보기 상태 물리적 레지스터들 양자를 모든 논리적 레지스터들이 공유할 수 있도록 포함하고 있는 레지스터 파일을 사용한다. 또한 본 논문에서 제안된 구조를 구현하기 위해서 순차적 상태 지시기, 리네이밍 상태 지시기, 물리적 레지스터 할당 지시기, 조건 예측 버퍼, 리오더 버퍼들을 구현한다. 이러한 모든 하드웨어를 이용해서, 레지스터 리네이밍 방법을 사용하는 조건부 실행 비순차적 명령어 이슈 컴퓨팅 시스템의 레지스터 리네이밍 및 순차적 상태의 추적을 가능하게 한다. 본 논문에서는 위의 하드웨어를 사용하여 기존 레지스터 리네이밍 방법에 비해서 적은 하드웨어 비용으로 내용 검색(associative lookup)을 제거하고 짧은 복구 시간을 제공하는 개량된 레지스터 리네이밍 방법을 제안한다.

• 한국음향학회지
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• 제10권6호
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• pp.64-70
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• 1991

본논문에서는 Hidden Markov Model 에 기초한 실시간 고립 단어 인식 시스템에서의 Viterbi 알 고리듬을 위한 전용 VLSI 구조를 제안하였다. 제안된 구조는 듀얼포트 레지스터 파일로 입출력 부하를 줄이고 가산-최소/최대 연산부의 병렬 연산 구조를 이용하여 실시간 동작이 가능하도록 설계되었다. 모 델 인자와 상태 변수의 값에 태그들을 덧붙임으로써 이 구조는 대표적인 HMM 구조들을 쉽게 구현할 수 있다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.50-56
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• 2008

본 논문은 저비용 내장형 멀티미디어 프로세서를 위한 레지스터 분할 접근 구조를 제안한다. 저비용 내장형 시스템에서 SIMD 명령어 지원은 SIMD 지원 레지스터 파일과 실행유닛들의 추가에 따른 비용의 증가 때문에 적용이 어렵다. 제안한 구조는 하드웨어의 부담을 최소화하면서 SIMD 연산 수행을 지원하여 전체적인 성능을 향상 시킬 수 있는 구조다. ASIP을 설계하여 제안한 구조를 적용시켰으며 DSP 벤치마크에서 명령어 적용에 따른 실행 사이클의 변화를 비교하였다. 설계한 ASIP을 TSMC 0.25$\mu$m 공정으로 합성하여 제안한 구조 적용에 따른 면적 증가 및 전체적인 성능 향상을 분석하였다. 실험 결과 제안한 구조는 성능은 약 38% 향상되었고, 면적은 13.4% 증가하였다.

• 전자공학회논문지B
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• 제29B권7호
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• pp.1-10
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• 1992

This paper gives on overview of register windowing structure and presents advantages and limitations. Based on these advantages and disadvantages, an original approach for the design of large register file is presented, analyzed and compared with existing approaches. The advantages and disadvantages of this new approach to register file design are discussed, and conditions under which it works better than the existing approaches are outlined. Design tradeoffs are examined in an analytic and empirical study, and the results of which are summarized in the conclusion of this paper.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.24-30
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• 2010

본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 기술하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안한다. 제안하는 인트라 예측기는 공통 연산기, 전처리 연산기, 인트라 예측 컨트롤러, 내부 메모리, 레지스터 컨트롤러로 구성된다. 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 내부 메모리와 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안한 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며, YUV 파일을 부호화 한 테스트 벡터를 이용하여 검증하였다. 설계된 인트라 예측기는 주로 핸드폰과 같은 휴대용 단말기에 사용하는 베이스라인 프로파일에 속하며 영상크기는 $176{\times}144$ 픽셀이다. 제안한 인트라 예측기의 예측 수행 사이클의 비교 분석 결과 기존에 비해 평균 약 60%의 향상된 결과를 얻었다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.69-72
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• 2001

High-level synthesis는 주어진 동작과 면적, 성능, 전력 소모, 패키징, 테스팅 등의 주어진 제한을 만족하게 구현된 구조적 디자인을 생성한다. 즉 high-level syntehesis란 디지털 시스템의 알고리즘 레벨 서술로부터 레지스터 전달구조의 구현에 이르는 과정을 의미한다. 이러한 high-level synthesis의 과정은 컴파일, 분할, 스케줄링 등의 단계를 거쳐 디지털 시스템을 설계할 수 있다. 본 논문에서는 high-level synthesis의 단계중 분할 과정을 연구하고, 분할 알고리즘 중에서 min-cut 알고리즘과 simulated annealing 알고리즘을 사용하여 비교 분석하였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.73-76
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• 2001

High-level synthesis(HLS)는 주어진 동작(behavior)과 면적(area), 성능(performance), 전력 소비량, 패키징, 테스팅등의 주어진 제한을 만족하게 구현된 구조적 디자인을 생성한다. 즉 high-level synthesis란 디지털 시스템의 알고리즘 단계 서술로부터 레지스터 전달구조의 구현에 이르는 과정을 의미한다. 이러한 high-level synthesis의 과정은 컴파일, 분할(partitioning), 스케줄링(scheduling)등의 단계를 거쳐 디지털 시스템을 설계할 수 있다. 본 논문에서는 high-level synthesis의 단계 중 스케줄링 과정에서 제한조건이 실리콘 면적으로 주어지는 경우에 최적의 functional unit의 수를 찾아내어 최소의 control step에 효과적으로 스케줄링 가능한 알고리즘을 제안하였다.