An Analysis of the Partition Algorithm for Digital System Design

디지털 시스템 설계를 위한 분할 알고리즘의 분석

High-level synthesis generates a structural design that implements the given behavior and satisfies design constraints for area, performance, power consumption, packaging, testing and other criteria. Thus, high-level synthesis generates that register-transfer(RT) level structure from algorithm level description. High-level syntehsis consist of compiling, partitioning, scheduling This paper we study the partitioning process, and analysis the min-cut algorithm and simulated annealing algorithm.

High-level synthesis는 주어진 동작과 면적, 성능, 전력 소모, 패키징, 테스팅 등의 주어진 제한을 만족하게 구현된 구조적 디자인을 생성한다. 즉 high-level syntehesis란 디지털 시스템의 알고리즘 레벨 서술로부터 레지스터 전달구조의 구현에 이르는 과정을 의미한다. 이러한 high-level synthesis의 과정은 컴파일, 분할, 스케줄링 등의 단계를 거쳐 디지털 시스템을 설계할 수 있다. 본 논문에서는 high-level synthesis의 단계중 분할 과정을 연구하고, 분할 알고리즘 중에서 min-cut 알고리즘과 simulated annealing 알고리즘을 사용하여 비교 분석하였다.