• 한국정보통신학회논문지
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• 제14권12호
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• pp.2675-2680
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• 2010

3D 그래픽을 처리하는 연산 과정에는 고정적인 연산만을 수행하는 영역과 Shader 등과 같은 명령어에 의한 프로그래밍이 요구되는 영역이 구분되어 있다. 이러한 3D 파이프라인의 특성을 고려하여 fixed 구조로 설계한 graphics hardware와 명령어 기반의 programmable hardware를 혼합한 구조로 설계하면 효율적인 그래픽 처리가 가능하다. 본 논문에서는 이러한 혼합 구조에 적합한 OpenGL ES(Open Graphics Library Embedded System) 2.0을 지원하는 Fragment Shader를 설계하였다. fixed hardware와 Shader간 데이터 입출력으로 인해 발생할 수 있는 전체 파이프라인의 지연을 줄일 수 있도록 내부 인터페이스를 최적화하였으며 Shader 내부 레지스터 그룹을 interleaved 구조로 설계하여 레지스터 면적과 처리 속도를 개선하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1038-1041
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• 2005

현재 SoC 설계에 사용되는 많은 IP들은 대부분 이들이 연결되는 버스 클럭과 주파수가 서로 다른 클럭을 사용하며 이를 위해서는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 레지스터 기반의 비동기 FIFO를 유효비트를 사용하여 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계 방식과 비교 평가한다.

• 한국정보처리학회논문지
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• 제7권2호
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• pp.470-476
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• 2000

본 논문은 소자 수준의 설계방법 보다아키텍쳐와 같은사위수준의 설계방법을 적용하여 IP(Intellectual Property)에 활용하기 적합한 저전력 마이크로콘트롤러 코어 설계를 다루었다. 스위칭 캐패시턴스를 줄이기 위하여 자주 사용되는 레지스터 전달 마이크로 오퍼레이션에 레지스터간의 직접적인 전달 구조를 적용하였다. 입력데이터의 상승예지 시간을 줄이기 위하여 분산 버퍼구조를 제안하였다. 또한 성능저하 없이 소비전력을 줄이기 위하여 파이프라인 구조에 적용된다. 본 논문에서는 CISC 명령어를 처리하기에 적합한 파이프라인이 설계되었다. 설계된마이크로콘트롤러는 전력소모를 20%정도 감소시켰다. 전력소모를 측정하기 위해서는 SYNOPSYS의 EPIC powermill과 현대 0.6um CMOS 파라메터를 적용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.425-427
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• 2009

CDMA는 IS-95, WCDMA, 위성DMB 등 다양한 표준에 사용되고 있는 통신 방식이다. 그러나, CDMA 방식에서는 근본적으로 다중 접속 간섭(MAI)를 피할 수 없어서 adaptive filter인 prefilter 같은 간섭 제거 기법이 요구된다. 본 논문에서는 CDMA 수신기에서 필수적인 prefilter의 면적을 줄이기 위해 메모리 기반 구조를 제안한다. 일반적인 adaptive filter는 레지스터로 구현하는 것이 면적을 줄이는 방법이나, prefilter는 그 기능의 특이성으로 인해 메모리 구조를 사용하는 것이 면적을 더 줄이는 방법임을 본 논문에서는 보일 것이다. 실험 결과, 통상적인 prefilter에서 레지스터에 기반한 구조에 비해 10%정도 면적을 줄일 수 있었다.

• 정보보호학회논문지
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• 제17권4호
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• pp.97-102
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• 2007

본 논문에서는 $GF(2^m)$ 상의 새로운 저복잡도 고속-직렬 곱셈기 구조를 제안하였다. 고속-직렬 곱셈기는 유한체 $GF(2^m)$의 표준기저 상에서 동작하며, 직렬 곱셈기 보다는 짧은 지연시간에 결과를 얻을 수 있고, 병렬 곱셈기 보다는 적은 하드웨어로 구현할 수 있다. 이 고속-직렬 곱셈기는 회로의 복잡도와 지연시간 사이에 적절한 절충을 꾀할 수 있는 장점을 가지고 있다. 그러나 기존의 고속-직렬 곱셈기는 t배의 속도를 향상시키기 위하여 (t-1)m개의 레지스터가 더 사용되었다. 본 논문에서는 레지스터 수를 증가시키지 않는 새로운 고속-직렬 곱셈기를 설계하였다.

• 정보보호학회논문지
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• 제18권3호
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• pp.45-50
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• 2008

유한체 연산기는 생성 기약다항식과 원소의 표현 방법에 따라 효율성에 많은 영향을 받는다. 본 논문에서는 홀수 소수 p에 대한 확장체 GF$(p^n)$ 위의 곱셈에 대한 두 가지 직렬곱셈기를 제안한다. 기약 이항 다항식을 이용한 직렬 곱셈기는 (2n+5)개의 레지스터, 2개의 MUX, 2개의 GF(p)곱셈기, 1개의 GF(p) 덧셈기를 사용하여 $n^2+n$ 클럭 싸이클 이후에 곱셈 결과를 얻는 구조이다. 기약 AOP를 이용한 직렬 곱셈기는 (2n+5)개의 레지스터, 1개의 MUX, 1개의 GF(p)곱셈기, 1개의 GF(p) 덧셈기를 사용하여 $n^2$+3n+2 클럭 싸이클 이후에 곱셈결과를 얻는다.

• 한국컴퓨터정보학회논문지
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• 제28권2호
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• pp.1-7
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• 2023

본 논문에서는 MIPS 아키택처 기반 펌웨어의 정적분석 환경을 구축하기 위한 방법으로, $gp 레지스터와 페이지 입상도를 활용한 베이스 주소 후보군 선정 방식을 제안한다. 해당 연구는 기존 연구의 귀납적 추론을 통한 베이스 주소 후보군 선정 방식의 단점인 베이스 주소 탐색 시간 단축을 위한 방법으로 기존 베이스 주소 후보군 선정방식 내 $gp 레지스터를 탐색의 기준점을 바탕으로 페이지 단위의 탐색을 수행하는 방법을 제시한다. 이후, 제시된 방법을 바탕으로 베이스 주소탐색 도구를 구현 및 정적분석 환경구축을 통해 대상 도구의 타당성을 증명하고자 한다. 본 논문에서 제시된 방법은 기존 귀납적 추론을 통한 후보군 선정 방안보다 속도 면에서 더 우수함을 나타낸다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2021년도 추계학술발표대회
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• pp.201-204
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• 2021

PIPO 경량 블록암호는 ICISC'20에서 발표된 암호이다. 본 논문에서는 PIPO의 단일 평문 최적화 구현과 4평문 병렬 구현을 제안한다. 단일 평문 최적화 구현은 Rlayer의 최적화와 키스케쥴을 포함하지 않은 구현을 진행하였다. 결과적으로 키스케쥴을 포함하는 기존 연구 대비 70%의 성능 향상을 확인하였다. 4평문의 경우 32-bit 레지스터를 최대한 활용하여, 레지스터 내부 정렬과 Rlayer의 최적화 구현을 진행하였다. 또한 Addroundkey 구현에서 메모리 최적화 구현과 속도 최적화 구현을 나누어 구현하였다. 메모리 사용을 줄인 메모리 최적화 구현은 단일 평문 구현 대비 80%의 성능 향상을 확인하였고, 암호화 속도를 빠르게 구현한 속도 최적화 구현은 단일 평문 구현 대비 157%의 성능 향상을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.48-58
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• 2006

본 논문은 가산기 기반 DA(Distributed Arithmetic: 분산 산술연산)구조로서 ROM과 같은 일반적인 메모리가 사용되지 않는 8x8의 2차원 DCT(Discrete Cosine Transform)/IDCT(Inverse DCT) 프로세서를 제안 설계하였다. 제안된 논문은 DCT와 IDCT의 계수 행렬에서 하드웨어를 줄이기 위해 계수 행렬의 홀수 부분을 공유하였고, 2차원 DCT/IDCT 프로세서의 계수 연산을 위해 단지 29개의 가산기만을 사용하였다. 이는 8x8 1차원 DCT NEDA(NEw DA)구조에서의 가산기 수 보다 48.6%를 감소 시켰다. 또한, 기존의 전치메모리와는 다른 새로운 전치네트워크 구조를 제안하였다. 제안된 전치네트워크 구조에서는 전치메모리 블록 대신 하드웨어를 줄이기 위해 레지스터 형태의 새로운 레지스터 블록 전치네트워크 형태를 제안하였다. 제안된 전치네트워크 블록은 64개의 레지스터를 사용하며, 이는 일반적인 메모리를 사용하는 기존의 전치메모리 구조에 사용된 트랜지스터 수 보다 18%가 감소하였다. 또한 처리율 향상을 위해 새롭게 적용되고 있는 방식으로, 입력 데이터에 대해 매 클럭 주기마다 8개의 화소데이터를 받아서 8개의 화소데이터를 처리하도록 하여 출력하는 비트 병렬화 구조로 설계하였다.

• 한국인터넷방송통신학회논문지
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• 제20권3호
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• pp.181-187
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• 2020

본 논문에서는 고성능 차량용 SoC 설계자동화를 위한 상위수준 합성과정에서의 레지스터 할당 알고리즘과 자원 할당 알고리즘을 제안한다. 상위수준 합성에서 가장 중요한 연산자의 특성과 데이터패스의 구조를 분석하고, 멀티사이클 연산의 스케줄링 시 가상연산자 개념을 도입함으로써, 멀티사이클 연산을 구현하는 연산자의 유형에 관계없이 공통으로 적용시킬 수 있는 자원할당 알고리즘을 이용하여 증명하였다. 연산자 간을 연결하는 신호선이 반복적으로 이용되어 연결 신호선수가 최소가 될 수 있도록 기능연산자를 할당하고, 레지스터 할당 시 연결구조에 따라 가중치를 갖는 구간 그래프를 구성한다. 최소의 클러스터 분할 알고리즘을 이용하여 생성된 최대 크기의 클러스터들에 연결구조가 고려된 레지스터를 할당한다. 연결구조에 대한 멀티플렉서의 중복 입력을 제거하고 연산자에 연결된 멀티플렉서 간의 입력을 교환하는 입력 정렬 과정으로 연결구조를 최소화한다. 기술된 알고리즘의 스케줄링 성능을 평가하기 위하여, 표준벤치마크 모델인 5차 디지털 웨이브필터에 대한 스케줄링을 실행하여 제안한 알고리즘의 효용성을 입증한다.